Lecture 2：CMOS 基础与产业格局

1. MOSFET 复习：结构、CMOS 技术与能带图 P1 00:00:43

本讲（Section 2：CMOS Scaling and Industry Trend）分三部分：MOSFET 复习、CMOS 微缩、半导体产业与市场。Part 1 覆盖前两项，Part 2 收尾产业与市场。虽然这是存储器课程，但 CMOS 微缩的逻辑同样支配着存储器技术的发展。

平面 MOSFET 由源（Source）、栅（Gate）、漏（Drain）、衬底（Bulk）构成。从版图（layout）角度看，两个关键尺寸是沟道宽度 W 与沟道长度（栅长）L_G——W/L 决定晶体管的电流驱动能力。CMOS 技术要求 NMOS 与 PMOS 共址（collocated）：NMOS 直接做在 p 衬底上（n+ 源漏，V_G>0 时电子沟道导通），PMOS 则需预先制作 n-well（n 阱）（p+ 源漏，V_G<0 时空穴沟道导通）。基本电路单元反相器（inverter）= 1 个 NMOS + 1 个 PMOS；布尔逻辑普遍需要两种管子，这是 CMOS 技术的根本动机。

P1 00:01:53 用 3D 能带图（图源 Sze 1981）理解 N 沟道增强型 MOSFET（V_T>0）的工作原理，分三种偏置状态：

• V_G = V_D = 0：源漏 n+ 区有大量电子，但被沟道区较高的势垒（barrier）隔开，沟道内无载流子。
• V_G > 0, V_D = 0：正栅压使硅表面附近能带下弯，源到沟道的势垒降低，沟道形成反型层（有电子）；但源漏等电位，无净电流。
• V_G > V_T, V_D > 0：漏压把漏端能带进一步压低，形成"斜坡"——电子像水一样流向低势能处，产生源→漏电子流。

课堂答疑（P1 00:04:26）：为什么 3D 能带图只有一侧下弯？——因为加了漏压后漏侧被进一步压低，沿沟道形成梯度；若 V_D=0 则沟道内的弯曲是均匀的。这张能带图是后面理解短沟道效应、band-to-band tunneling 等诸多现象的基础工具。

2. I-V 特性与关键器件参数 P1 00:04:09

两类代表性 I-V 曲线：I_D-V_D（输出特性）——扫描栅压得到一族曲线；I_D-V_G（转移特性）。关键参数包括阈值电压 V_T 与饱和电压 V_DSAT（划分线性区/三极管区与饱和区）。注意实际器件中"饱和并不真正饱和"：由于短沟道效应与沟道长度调制，饱和区电流仍随 V_D 略增。

P1 00:05:59 在输出特性上定义四个关键器件指标（源 M. Lundstrom）：

• 导通电阻 R_ON（Ω·μm）：线性区斜率的倒数，此时晶体管近似为一个电阻。
• 输出电阻 r_d / r_o（Ω·μm）：饱和区斜率的倒数（小信号概念），对模拟电路重要——放大器本征增益 = g_m × r_o。
• 导通电流 I_on（mA/μm）：V_GS = V_DS = V_DD 时的最大电流，按栅宽归一化（每 1 μm 宽度多少 mA）。
• 跨导 g_m ≡ ΔI_D/ΔV_GS |_VDS（μS/μm）：栅压变化引起的漏电流变化，模拟设计的核心参数。

3. 亚阈值斜率 SS 与 60 mV/dec 物理极限 P1 00:08:04

在半对数（log I_D vs V_G）转移曲线上，V_T 以下电流随栅压降低指数衰减。亚阈值斜率 S（或 SS）的单位是 mV/decade——电流降低一个数量级（10 倍）所需的栅压减少量；S 越陡（数值越小）越好。课堂答疑（P1 00:14:22）："decade" 就是电流变化 10 倍。

幻灯片公式（准确转录）：

S = (d log I_D / dV_G)⁻¹ = (∂V_G/∂Ψ_s)·(∂Ψ_s/∂ log I_D) = (1 + C_dm/C_ox)·(kT/q)·ln(10)

公式由两个物理来源构成：

• 第一项 ∂V_G/∂Ψ_s：栅-沟道电位耦合。耗尽电容 C_dm 与栅氧电容 C_ox 串联分压，栅压不能 100% 传到硅表面电位 Ψ_s，所以该项 ≥ 1（MOSFET 中恒大于 1）。
• 第二项源于费米-狄拉克统计：kT/q 为热电压，室温约 26 mV；ln(10) ≈ 2.3 是 log₁₀ 与自然指数 e 之间的换算因子。两者相乘 ≈ 60 mV/dec。

4. SS 决定 V_T 与 V_DD 下限：电压微缩为何停滞 P1 00:14:38

SS 为什么如此重要？数字电路要求关断态足够"干净"：I_on/I_off ≥ 10⁵，否则"off 不是真正的 off"，仍有漏电。由此可推出电压下限：

• 5 个数量级 × 60 mV/dec ⇒ 最小阈值电压 V_T ≈ 300 mV（且这已是最理想情形）；当今晶体管 V_T 约 300–400 mV。
• V_DD 必须显著大于 V_T，故当今最低 V_DD 约 600 mV。

5. 短沟道效应与 DIBL：能带图视角 P1 00:16:50

用源-漏方向的能带图可以同时理解短沟道效应（SCE）的两个方面：

• L 依赖性：沟道过短时漏极离源极太近，源/沟道势垒本身被压低（与长沟道相比），电子容易越过势垒——即使在标称关断态，I_off 也不再是真正关断，漏电流增大。
• V_DS 依赖性（DIBL，漏致势垒降低）：长沟道下漏压只压低漏端能带、不影响源端势垒；短沟道下漏压会直接拉低源/沟道势垒，因此 I_off 随 V_DS 升高显著增大。幻灯片展示了短沟道 MOSFET 在两个漏压下测得的亚阈值导电特性——曲线整体平移。

6. Ion vs Ioff 设计空间与多 VT / 功函数工程 P1 00:18:24

以 Intel 45 nm → 32 nm 实测数据为例（坐标：I_on (mA/μm) vs I_off (nA/μm，对数轴)，V_DD = 1.0 V），微缩把整个 I_on-I_off 包络推向右下（"Better"）方向。定量收益：

• 固定 I_off 时：NMOS I_on +14%、PMOS I_on +22%；
• 固定 I_on 时：NMOS I_off 降 >5×、PMOS 降 >10×。

为什么关心这两个量？数字电路的一阶近似：delay ~ C·V_DD/I_on（I_on 越大越快）；Power ~ I_off·V_DD + α·f·C·V_DD²（静态漏电 + 动态功耗，α 为活动因子，f 为时钟频率）——降低 I_off 直接降低待机漏电功耗。

同一技术节点会提供多种 V_T 的晶体管：HP（高性能，低 V_T）与 LP（低功耗，标准/高 V_T）；幻灯片标注了 nLVt/nSVt（NMOS）、pSVt/pLVt（PMOS），并以 Si 带隙 1.12 eV 作示意。V_T 的调节依靠功函数工程（workfunction engineering）：现代晶体管均为金属栅（MG/High-k/SiO₂/Si 叠层），选用不同费米能级（功函数 = 费米能级到真空能级的距离）的栅金属即可调 V_T，无需改变其他工艺。

7. CMOS 微缩历史：技术节点 ≠ 栅长 P1 00:22:02

教授展示了自己收集的 20–30 年历史数据（横轴 1992–2020）。节点序列：500→350→250→180→130→90→65→45/40→32/28→22→16/14→10/7→5 nm。其间的关键创新里程碑：130 nm Cu 互连（替代铝互连）、90 nm 应变硅、45 nm high-k/metal gate、22 nm FinFET。

节点数字与物理栅长的关系经历三个阶段：老时代（约 >250–300 nm，1970s–80s）两者一致；250 nm 之后栅长微缩一度加速（利用源漏向沟道内扩散，使物理栅长小于光刻/版图栅长）；而到如今 5 nm/3 nm 节点的物理栅长停在约 15–16 nm，与节点数字完全脱钩。

8. 真正的微缩指标：CPP/CGP 与 M1 Pitch P1 00:25:39

摩尔定律仍在继续，但微缩的不是物理栅长，而是标准单元（inverter/NAND/NOR 等）的面积，由两个版图指标决定：

• 水平方向：接触多晶/栅间距 CPP = CGP（Contacted Poly/Gate Pitch）——源接触中心到漏接触中心的距离（旧称 poly 因栅曾是多晶硅，现已是金属栅）。
• 垂直方向：M1 金属间距（Metal-1 Pitch），单元高度 = 金属轨道数 × M1 pitch。

数据显示 CPP 与 M1 pitch 持续微缩到 5/3 nm 节点（M1 微缩更快，CPP 略放缓），未来将放缓。例：5 nm 节点 G48M30L1 = CGP 48 nm、M1 30 nm、单层（L1）。命名序列 G48M30L1、G45M24L1、G42M21L1、G40M16L1、G40M16L2、G40M16L4 中，L1 = 单层 2D 设计；L2/L4 = 未来 3D 堆叠（CFET 或多层晶体管垂直堆叠），属于产业预测。课堂答疑（P1 00:29:54）：从版图角度，GAA 纳米片与 FinFET 没有区别，CPP/M1 pitch 的定义不变，只是按设计规则继续缩。

P1 00:30:32 CGP 的定义与单管面积（以 F² 计量）：孤立晶体管（isolated）16–24 F²；接触间距晶体管（contacted pitch）8–12 F²；考虑布线及较大尺寸（W/L>1）时为 24–64 F²。P1 00:31:29 的 2 输入 NAND 版图实例（引 S. Thompson, Symp. VLSI Tech. Short Course 2006）：两个 NMOS 串联（中间无需接触孔），两个 PMOS 并联（中间必须加接触孔，故占两个 contact pitch）。统计对比（>90 nm vs <65 nm 设计）表明：65 nm 及以后绝大多数晶体管是 contacted pitch 晶体管——决定器件密度的是接触栅间距，而非孤立晶体管。

9. 标准单元面积：TSMC vs Intel 命名差异与鳍减除 P1 00:32:23

用 CPP × M1 pitch 定义逻辑晶体管单元面积，可以横向对比各厂同名节点的真实设计规则：

P1 00:34:04 未来 CPP 微缩将饱和、M1/fin pitch 微缩放缓，但晶体管密度仍能提升——靠降低单元高度：减少金属轨道数（metal tracks）和 NMOS/PMOS 的鳍数（fin depopulation，鳍减除）：

原理：40 nm 时代 NMOS/PMOS 各需 3 个鳍才能提供满足时序要求的电流；FinFET 节点演进中每个鳍变得更高更薄、侧壁导电，每鳍电流密度更高（higher current density per fin pitch）是 fin depopulation 的关键使能因素——5/3 nm 只需 2 鳍甚至 1 鳍。这是当前维持摩尔定律的主要驱动力。课堂答疑补充（P1 00:40:30）：标准单元还包含 VDD/VSS 电源轨，占用面积；背面供电（backside power delivery / buried power lines）把电源轨藏到硅片背面，可进一步降低单元高度，预计在 2 nm/1 nm 节点引入。

10. 存储器中的 pitch / F 定义 P1 00:36:59

教授打趣说"存储器同行更诚实"——存储器的特征尺寸 F 有明确定义：一般取光刻 pitch 的一半（F = 1/2 pitch）。具体到各类存储器：

• DRAM：F = 金属（位线 M1）pitch 的一半（金属线宽 + 间隔的一半）。
• 2D NAND Flash：F = 多晶硅栅 pitch 的一半（串联晶体管栅到栅的 pitch，未接触 poly）。
• 3D NAND：可勉强用柱间距（pillar pitch）之半定义 F，但该值远大于 2D NAND 的 F；真正重要的是堆叠层数，业界已不再谈 F。课堂答疑（P1 00:41:08）：3D NAND 柱间距大约 100–120 nm 量级，可能 90–100 nm，未必降到 100 nm 以下。

11. 微缩技术路线：应变硅 → HKMG → FinFET → 纳米片 → CFET P1 00:41:41

沿时间轴（90 nm → 45 nm → 22 nm → 3 nm）的四代关键创新：

• 90 nm 应变硅（strained silicon）：用 SiGe 源漏（PMOS 单轴压应变）/张应力 Si₃N₄ 帽层（NMOS 单轴张应变）改变晶体结构、提升载流子迁移率。
• 45 nm high-k/metal gate（HKMG）：解决栅漏电问题。
• 22 nm FinFET：三维鳍结构，对抗短沟道效应。
• 3 nm 及以后：堆叠纳米片（stacked nanosheet）。Samsung 已在 3 nm 量产，称 GAA MBCFET（Multi-Bridge-Channel FET）；Intel 叫 nanoribbon；TSMC 与 Intel 计划在 N2 / 18A 节点转向纳米片。GAA = gate-all-around（全环绕栅）。

P1 00:43:04 纳米片之后是 CFET（Complementary FET，互补场效应晶体管）：标准单元中 NMOS 与 PMOS 原本左右/上下并排占面积，CFET 把 NMOS 垂直堆叠在 PMOS 之上（自对准堆叠纳米带）。Intel 在 IEDM 2020 已有早期演示论文——TEM 剖面中纳米带宽约 13 nm、NMOS/PMOS 间距约 50 nm。产业路线图把 CFET 定位在 5 Å（5A）节点，约 7–8 年后实现；这是目前业界能看到的逻辑微缩终点。

P1 00:44:10 最后展望"原子世界"（源 Applied Materials / imec）：纳米片尺寸仅 2–4 nm，原子已可数；GAA 结构横截面包含 超过 5 种材料，每层仅 1–2 nm 厚，需要原子级工艺——"每个原子层、每个界面都重要"。未来 5–10 年逻辑微缩仍会继续直到 CFET；之后前道（FEOL）CMOS 尚无方案，只能依靠异质 3D 堆叠/芯片键合（chip-to-chip bonding），那可能是 10 年以后的事。

12. 存储器市场规模 P2 00:00:21

Part 2 进入大纲第三项"半导体产业与市场"。2020 年全球半导体总收入约 $466B（4660 亿美元）；教授补充：当年（2024）估计已超过 $500B 甚至 $600B，是一个巨大的市场。市场拆分：

这是全课程"为什么要学存储器"的市场层面论据——存储器约占半导体市场四分之一强，且 DRAM 与 Flash 大致各占一半，是产业支柱。

13. 半导体产业模式：Foundry / Fabless / IDM / 系统集成商 P2 00:01:46

• Foundry（代工厂）：只做制造，为设计公司代工。代表：TSMC、GlobalFoundries、UMC、SMIC 等。TSMC 占代工市场份额超过 60%，处于绝对主导；GlobalFoundries、UMC、SMIC 属第二、第三梯队。
• Fabless（无晶圆厂设计公司 / design house）：只做设计，把版图交给代工厂制造。代表：AMD、NVIDIA、Qualcomm、Broadcom、MediaTek 等。须与代工厂紧密合作，常共同做 DTCO（Design-Technology Co-Optimization，设计-工艺协同优化）。
• IDM（整合器件制造商）：设计 + 制造一体，曾是主流模式，如今越来越少。代表：Intel、Samsung。
  • Intel 是最大的 IDM；近期推行"IDM 2.0"战略：实质上拆分为两部分——Intel Foundry 对外接其他客户订单，同时 Intel 也把自家设计交给其他代工厂制造（例如 Intel 最新处理器由 TSMC 制造）。
  • Samsung 也是 IDM（"什么都做"）；Samsung Foundry 是全球第二大代工厂，市场份额约 15–16%，但 Samsung 的主要营收来自存储器业务。
• 存储器公司（归入 IDM 类）：独立存储器（DRAM、NAND Flash）的主要厂商——Samsung、SK Hynix、Micron（三家同时供应 DRAM 和 NAND Flash），Western Digital 与 Kioxia（只做 NAND Flash）。
• 汽车电子（归入 IDM 类）：设计与制造一体，因为常有特殊工艺。代表：TI、NXP、ST Microelectronics、Renesas（日本）等。
• System Integrator（系统集成商）：越来越多系统/软件/互联网公司自研定制芯片——Apple（自有 silicon）、Google、Meta，还有 Tesla、Amazon、Microsoft 等都在该领域招人。
• EDA 厂商（幻灯片未列，教授口头补充）：整个生态的使能者（enabler），如 Cadence、Synopsys、Mentor Graphics。

14. 历史营收排名演变（2006 → 2023） P2 00:07:35

教授用 7 个年份的全球半导体营收排名表（来源 IC Insights / TechInsights，含代工厂）展示近 20 年的产业格局变迁。各年要点重排如下：

教授特别声明：列出排名"不评判公司优劣，这是历史告诉你的"。

15. 存储器公司的地位与 HBM P2 00:13:15

存储器公司在 Top 10 中占据可观席位：Samsung 的营收主要来自存储器（其 Foundry 营收与存储器相比微不足道）；此外还有 Micron 和 SK Hynix。SK Hynix 近年表现尤其好的原因是 HBM（高带宽存储器）：NVIDIA 与 SK Hynix 有独家协议（exclusive agreement），NVIDIA GPU 的 DRAM（HBM）全部来自 SK Hynix，SK Hynix 因此大幅受益于 AI/GPU 浪潮。这直接呼应本课程主题——存储器（特别是 DRAM/HBM）是当前 AI 硬件浪潮的核心受益环节。

P2 00:13:59 全节 Summary（幻灯片第 32 页）收尾整个 Section 2，六条结论见下方"本讲要点总结"；视频在约 15:45 结束。

本讲要点总结

• CMOS = NMOS + PMOS 共址（PMOS 置于 n-well），W/L 决定电流驱动能力；反相器是最基本单元。3D 能带图（势垒升降）是理解器件开关与短沟道效应的基础工具。
• 亚阈值斜率 S = (1 + C_dm/C_ox)·(kT/q)·ln(10)：电容分压项 ≥1，费米-狄拉克统计项 ≈ 26 mV × 2.3 ≈ 60 mV/dec——室温物理极限，任何厂商无法突破；实际最佳约 65–70 mV/dec。
• I_on/I_off ≥ 10⁵ 的关断要求 × 60 mV/dec ⇒ 最小 V_T ≈ 300 mV ⇒ 最低 V_DD ≈ 600 mV——这是电压微缩停滞的根本物理原因。
• 短沟道效应与 DIBL：沟道过短或漏压过高都会压低源端势垒、抬高 I_off；因 SS 固定，缩 L 带来的 I_on 增益必然伴随 I_off 上升。应对手段：同一节点多 V_T 器件（HP/LP），靠栅金属功函数工程调节。
• 技术节点是"营销符号"：5/3 nm 节点的物理栅长停在约 15–16 nm；Intel 14 ≈ TSMC 10、Intel 10 ≈ TSMC 7（Intel 后来索性改名 Intel 7）。
• 真正驱动逻辑微缩的是 CPP/CGP（水平）与 M1 pitch（垂直），例如 5 nm 节点 G48M30L1 = CGP 48 nm、M1 30 nm；决定密度的是接触间距晶体管（8–12 F²），而非孤立晶体管（16–24 F²）。
• 标准单元高度缩减（9T3F → 7.5T3F → 6.5T2F → 6T2F → 5T1F → 4T1F）依靠减少金属轨道数与鳍减除（每鳍电流密度提升是关键使能因素），是近年密度提升的主要驱动力；背面供电将在 2 nm/1 nm 进一步助力。
• 存储器的节点定义更"诚实"：F = 1/2 pitch（DRAM 用金属半 pitch、2D NAND 用 poly 半 pitch）；3D NAND 真正关心的是堆叠层数。对逻辑而言，有意义的是绝对硅面积而非 F² 换算。
• 器件结构路线：90 nm 应变硅 → 45 nm HKMG → 22 nm FinFET → 3 nm 堆叠纳米片（Samsung MBCFET 已量产，TSMC/Intel 在 N2/18A 跟进）→ CFET（NMOS 叠 PMOS，约 5A 节点 / 2030 年后），是目前可见的逻辑微缩终点。
• 市场规模：2020 全球半导体约 $466B，独立存储器占 27%（约 $126B），其中 DRAM 53% / Flash 45%；SRAM 属嵌入式存储器，计入其他 IC 产品。
• 产业模式四分法：Foundry（TSMC 份额 >60%）/ Fabless（NVIDIA、AMD、Qualcomm 等）/ IDM（Intel IDM 2.0、Samsung；存储器公司与汽车电子归此类，存储器公司全闭环、不外提供 PDK）/ 系统集成商（Apple、Google 等自研芯片），EDA 是生态使能者。
• 排名变迁（2006→2023）：从 Intel/传统 IDM 主导，到 2018 存储器超级周期 Samsung 登顶，再到 2023 TSMC 第 1、NVIDIA 第 3（+102%）；SK Hynix 凭 NVIDIA HBM 独家供应成为 AI 浪潮的核心受益者。

术语表