Lecture 6：新兴存储器（Emerging Memories）

1. 为什么需要新兴存储器：层次结构鸿沟与"无通用存储器" P1 00:00:52

经典冯·诺依曼存储层次：SRAM（cache，<ns，kB~MB）→ DRAM（主存，~10ns，~GB）→ NAND Flash（SSD，~10µs，~100GB）→ 硬盘（~ms，>1TB）。划分维度有两条：易失/非易失、片上嵌入式/片外独立（standalone）。各层级之间的延迟与容量差距达多个数量级，由此引出本讲核心问题：是否有机会用新技术填补这些鸿沟（gap）、改变层次结构？这是新兴存储器存在的根本动机。

理想存储器的属性清单（改编自 S.M. Sze）P1 00:01:48：① 非易失性；② 高密度（小面积/位）；③ 低功耗；④ 位可改写（bit alterability）；⑤ 无需先擦除即可直接覆写；⑥ 读写速度快；⑦ 高耐久；⑧ 低成本；⑨ 低工作电压；⑩ 可微缩到纳米尺度；⑪ 与 CMOS 工艺兼容。教授强调的结论：至今不存在满足全部条件的"通用存储器"（universal memory），必须按应用在属性间折中——这正是层次结构存在的原因；若有单一解决方案，层次结构就不需要了。"全是工程折中问题"。

2. 存储机制分类：移动电子 vs 移动原子 P1 00:03:24

任何存储器都依赖某种迟滞（hysteresis）物理性质来"记住"状态。把机制列成清单后可以一分为二：

• 移动电子（电荷型，主流三大技术）：电容中存电荷 → DRAM；陷阱位存电荷 → Flash；SRAM 的信息也以电荷形式存于 Q/Q̄ 节点的寄生电容（结电容+栅交叠电容）上。
• 移动/重排原子（新兴存储器）：相变（电阻）、导电细丝形成（电阻）、自旋转移矩 STT / 自旋轨道矩 SOT（电阻）、铁电极化（电容）——本质是移动原子、翻转磁矩或偶极。

根本权衡（教授反复强调）：移动原子比移动电子更难——电荷易移动也易丢失（保持差），但写入快、能耗低；原子一旦移动就更稳定（保持好、抗辐射），但写入需要更长时间、更高电压/能量。这一折中无法从根本上回避。

电荷型存储器的微缩挑战 P1 00:07:18：技术节点微缩使存储节点面积/体积缩小、可存电子数减少——SRAM 节点电容变小后更易发生辐射致单粒子翻转（single event upset）；Flash 出现"少电子问题"（few electron problem）；DRAM 必须把电容器做高做深来维持电容值。这是发展"靠原子组态存储"的新兴存储器的根本动机：原理上移动一个原子就能区分两个态（量子点接触实验已证明在两电极间放置/移除一个原子即可形成/断开导电桥），但工程化集成是另一回事。

3. STT-MRAM：磁隧道结与平行/反平行电阻态 P1 00:10:32

本讲选 STT-MRAM 讲解，因其已在工业界量产（其他 MRAM 流派留待专题课）。基本单元是 MTJ（magnetic tunnel junction，磁隧道结）：两层纳米磁体（典型材料 CoFeB）夹一层氧化物隧穿势垒（MgO）的三明治结构，一层为固定层（pinned layer）、一层为自由层（free layer）；实际叠层远比示意复杂。

工作机理：注入穿过隧穿势垒的电流改变自由层磁化极性；垂直方向测量隧穿电流——两磁层磁化方向平行（parallel）时隧穿电流大、电阻低（on，"1"）；反平行（antiparallel）时电流小、电阻高（off，"0"）。即 R_parallel < R_antiparallel。

4. PCM：相变存储器与焦耳热写入 P1 00:12:56

PCM 基于硫族化物（chalcogenide，含 VI 族元素如 Te 碲）材料，典型体系 GST：Ge₂Sb₂Te₅（锗-锑-碲，2:2:5 配比）。电阻由材料的晶体结构相决定：

• 晶态（crystalline）：原子规则排列，低电阻（on，"1"）；
• 非晶态（amorphous）：熔化后快速淬火（quench，迅速撤去热源），原子来不及回到原位、呈无序排列，高电阻（off，"0"）。

即 R_crystalline < R_amorphous。非晶化 = "写"（amorphization），晶化 = "擦"（crystallization）。写入方式：通过器件通入大电流做焦耳热局部加热（典型"蘑菇型"mushroom 结构：底电极上方的相变材料局部形成非晶区），由电流波形控制最终落在晶态还是非晶态。

5. RRAM：氧空位导电细丝 P1 00:15:24

RRAM 是两金属电极夹绝缘体（通常为氧化物）的二端器件：

• 施加足够大电压 → 产生大量氧空位（oxygen vacancy），氧空位排列成导电细丝（conductive filament），电子可通过 → 低电阻（on，"1"）；
• 反转电压极性（或通大电流）→ 细丝断裂（rupture），留下隧穿间隙（tunneling gap）与残余细丝 → 高电阻（off，"0"），阻值由隧穿间隙决定。

即 R_w/filament < R_{w/o filament}。

6. 电阻型存储器统一抽象与 I-V 特性（单极性/双极性） P1 00:16:44

STT-MRAM、PCM、RRAM 广义上都是"电阻型存储器"：外部观测都可抽象为带箭头的可变电阻、都是二端器件，但底层物理不同（磁化取向 / 晶相 / 导电细丝）。统一编码约定："1" = on 态 = 低阻态 LRS；"0" = off 态 = 高阻态 HRS。对应关系：MRAM 平行=LRS、反平行=HRS；PCM 晶态=LRS、非晶=HRS；RRAM 细丝形成=LRS、细丝断裂=HRS。

直接对二端可变电阻测 I-V 得到迟滞回线，分两类 P1 00:18:20：

• 双极性（bipolar）：STT-MRAM 和大多数 RRAM。从 HRS 正向扫压，超过阈值发生 SET（HRS→LRS），需用存取晶体管等做限流（compliance current）防止永久击穿；要切回 HRS 必须反转电压极性，负向扫压到某点发生 RESET（LRS→HRS）。
• 单极性（unipolar）：PCM。SET 与 RESET 用同一极性电压完成（仅幅度/波形不同）。

读取只需在远低于 SET/RESET 的小电压下偏置，由灵敏放大器分辨高低电流（斜率的倒数即电阻）即可判 1/0。

7. 铁电存储器：FeFET 与 FeRAM P1 00:21:27

铁电体（ferroelectric）是介电体（dielectric）的子集。普通介电体外加电场时偶极子排齐，撤场后偶极随机化、表面无净电荷；铁电体晶体结构内部存在不对称性（原子在晶胞内的位置偏移产生内建偶极，能量-原子位移曲线呈双势阱），撤去外场后偶极仍保持排齐，表面出现净电荷即剩余极化（polarization）——偶极向上/向下两个稳定态即两个数据态。

• FeFET（铁电场效应晶体管）：把铁电材料集成进栅叠层（类似 MOSFET）。偶极方向调制沟道阈值电压 V_T：偶极向下（正电荷指向沟道）→ 易开启 → V_T 低；偶极向上 → V_T 高。读出为跨导效应（Id-Vg 曲线平移 ΔV_T），操作类似 Flash。关键区别（与 Flash 相反）：FeFET 的 Id-Vg 回线方向是逆时针（counterclockwise），Flash 是顺时针——FeFET 加正栅压使 V_T 降低，而 Flash 加正压俘获电子使 V_T 升高；因此 program/erase 的定义与 Flash 正好颠倒。
• FeRAM（铁电 RAM）：1T1C 结构（类似 DRAM），但 C 是铁电电容。读出是破坏性的瞬态电流读出：在板线（plateline）加大电压，若存储极化方向与外加电压相反，偶极被翻转、产生瞬态开关电流流向板线；由是否出现该电流判断数据。

8. 十种存储技术关键指标对比（核心大表） P1 00:28:06

教授自制对比表（改编自 S. Yu, P.-Y. Chen, "Emerging memory technologies: recent trends and prospects," IEEE Solid-State Circuits Magazine, 2016 特邀综述）。注意：数值是代表性/平均值而非文献最优值——单项冠军往往牺牲了其他指标，直接拿最优值比较不公平。

（注：F = 光刻特征尺寸；能耗为单元级而非阵列级；PCM/RRAM/FeFET 经 3D 集成可低于 4F²。）逐项解读：

• 面积：同一技术节点下新兴存储器小于 SRAM（但注意 SRAM 已到 3nm 而新兴存储器多在 28/22/16nm，节点不同直接比较不公平）；密度/每位成本仍难与 DRAM、NAND 竞争 → 初期定位是嵌入式存储（替代片上 SRAM 或 eFlash）。
• 电压：典型 1~3V，高于 SRAM 但远低于 Flash 的 >10V（甚至 20V）。
• 读速度：快，几 ns~10ns 量级。写速度是短板：要移动原子，典型几十 ns 甚至 100ns——比 Flash 快但不及 SRAM，约与 DRAM 相当。例外：SOT-MRAM 可低于 1ns，但所需电流密度非常高。
• 保持：非易失，可达 85°C 下 10 年；可按应用折中（牺牲保持换速度/能耗）。
• 耐久：典型不超过 1E12，很多只有 1E6——优于 NAND（今天 TLC/QLC 仅约 1E3），但远不及 SRAM/DRAM（>1E16），因为反复移动原子会损伤材料。"不上不下"：读密集应用没问题，写密集应用会受损。
• 写能耗：多为 pJ 量级（移原子的代价），PCM 最高（~10pJ，需熔化材料）；FeFET 例外（~fJ）：电场驱动翻转偶极、不通直流电流，能耗最低。

总结论：没有一项技术全面胜出 → 至今无重大商业成功。有些已量产用于特定场景，但没有改变 SRAM/DRAM/Flash 的格局。教授断言（P1 00:35:00）：至少 20 年内不可能取代主流三者——新兴存储器已被研究 20+ 年（教授本人是 RRAM 先驱之一，其工作促成 TSMC RRAM 量产）。课堂问答：新兴存储器可与逻辑工艺结合吗？——这正是嵌入式定位：TSMC 平台同时提供 PCM/RRAM/STT-MRAM；STT-MRAM 各大代工厂（TSMC、Intel、GlobalFoundries、Samsung）均有提供。

9. 未来存储层次结构与商业定位 P1 00:38:02

新兴存储器无法取代 SRAM/DRAM/Flash，但有机会插入/补充层次结构：

• 嵌入式（车规 MCU）：RRAM/PCM/FeFET 作嵌入式存储。MCU 片上 eFlash 存几 MB 代码，而 eFlash 无法微缩到 28nm 以下——新兴 NVM 若能在 28nm 以下提供非易失存储，就是最容易切入的市场。实例：Infineon 最新 MCU 采用 TSMC RRAM；NXP、TI、瑞萨均在用；ST Microelectronics 用 PCM。市场规模参考：standalone NOR Flash 一年 50 亿美元以上。
• 末级缓存（last-level cache）：STT-MRAM/SOT-MRAM 有替代 SRAM 的潜力（耐久较长）；尤其汽车/航空航天——SRAM 怕辐射翻转，多数新兴存储器（磁性/原子型）天然免疫，存在利基应用。
• 存储级内存（SCM）：IBM 约 15 年前提出，介于主存与 SSD 之间。Intel/Micron 的 3D XPoint（PCM 基）Optane SSD 是高端 SSD：IOPS/带宽更高、10 年非易失——后因市场/商业原因（非技术）失败（见第 19 节）。业界未放弃：SK hynix 推 SOM（selector-only memory），Samsung 也加入。
• 3D Fe-VNAND：把 NAND 的电荷俘获层换成铁电层做 3D 垂直堆叠；SK hynix、Samsung 在研，Georgia Tech 与 Samsung 合作研究。
• Multi-tier FeRAM：2023 年 Micron 在 IEDM 报道 32Gbit FeRAM，规格几乎匹配 LPDDR5 DRAM 且非易失——DRAM 需每 64ms 刷新，FeRAM 不需频繁刷新，密度与 DRAM 相同；但商业化仍有很多挑战。

10. 原型芯片三大趋势：容量、密度、带宽 P1 00:44:47

趋势一：单 die 容量（截至 2020 的调研，数据来自 ISSCC/VLSI/IEDM，不含 HBM 堆叠）。主流：NAND 已达 1Tb~1.33Tb/die（数百层 3D + TLC/QLC）；HBM DRAM 128Gb（堆叠）；LPDDR5 单 die 12Gb（今天最好约 32Gb）；SRAM 最多 128~256Mb/die。新兴：MRAM ~4Gb；PCM（3D XPoint）16~32Gb；RRAM 32Gb；铁电方面，早期 PZT 基 FeRAM 长期停在 ~128Mb，而 HfO₂ 基铁电是新秀——2020 年 Sony 演示 64kb，2023 年 Micron 即达 32Gb FeRAM。结论：新兴存储器单芯片容量约 10~30Gb 量级；嵌入式/车规只需 MB 级，无需 Gb。

趋势二：归一化密度（Mb/mm² ≈ 每位成本） P1 00:47:51：

解读：新兴存储器密度高于 SRAM（老节点即可达 SRAM 同量级）、接近或略超 DRAM、远逊 NAND——这决定了它们的成本定位。

趋势三：带宽 P1 00:50:52：读/写带宽散点图显示 Flash 写带宽低，新兴存储器写带宽普遍高于 Flash、读带宽同量级——但都挤在 ~1GB/s 角落。真正需要带宽必须用 DRAM 体系：DDR5 → GDDR → HBM3 系统带宽已超 1TB/s。这是 AI 时代 DRAM 产业繁荣的原因——Nvidia GPU 严重依赖 HBM（时事例证：Blackwell GPU 延期 6~8 个月，瓶颈不在处理器而在 HBM 供应与先进封装）。结论：新兴 NVM 不可能取代 DRAM 的带宽角色。

11. 阵列架构一：1T1R 与编程电流瓶颈 P1 00:53:23

多数新兴存储器是二端可变电阻，集成进阵列通常用 1T1R（1 个存取晶体管 + 1 个电阻）结构，类比 DRAM 的 1T1C：字线 WL 控制存取晶体管栅极，另有源线 SL 与位线 BL。工艺集成上，R 通常做在漏极接触通孔（drain contact via）上，按代工厂工艺可置于不同金属层之间（M1-M2、M4-M5 甚至 M6-M7）。

版图面积：W/L=1 时典型单元面积 12F²；最激进（借用 DRAM 竖直电容式版图）可到 6F²，但难度大。关键前提是最小尺寸晶体管够用——若电阻编程电流大、最小晶体管驱动不足，必须加大 W/L → 单元面积膨胀至几十 F²（MRAM 实际可达 ~50F²）。单元面积取决于"晶体管需要给电阻提供多大电流"。

读写方案（双极性为例）P1 00:56:23：SET——开选中行 WL，BL 加正脉冲 V_SET（SL 接 0），电流正向流过器件写入低阻态；RESET——反转极性，脉冲加在 SL（V_RESET），电流反向写回高阻态（注意阵列中仍存在半选单元的偏置问题）；READ——开 WL，BL 加远小于写电压的 V_READ，电流送入灵敏放大器判别。

微缩挑战：写电流太大 P1 00:57:37。文献统计（编程电流 vs 技术节点散点图，叠加 W/L=1/2/3 晶体管驱动能力曲线，约 45/32nm 工艺）：PCM 需数百 µA 甚至 >1mA（焦耳热熔化材料）；MRAM 约 200µA 量级；RRAM 较低但典型仍 >100µA。节点越小电流总体越低，但典型 >100µA 仍超过最小尺寸晶体管（甚至 W/L=2~3）的驱动能力 → 必须用大晶体管 → 面积惩罚到几十 F²。理想目标：编程电流降到 ~10µA 量级才完美——此问题对今天的 PCM/MRAM/RRAM 依然成立。

12. 阵列架构二：Cross-point 阵列与选择器的必要性 P1 00:59:27

若去掉存取晶体管、仅把电阻置于互相垂直的 WL/BL 交点 → 单元面积 4F²（(F+F)×(F+F)），密度堪比 2D NAND——这就是 cross-point / crossbar 阵列。

核心问题 P2 00:00:04：纯电阻网络中没有晶体管提供的非线性截止，加压后电流会在整个网络里乱流（sneak path 漏电通路），无法定位单元 → 必须在每个交点把选择器（selector）与存储电阻垂直串联（整体夹在 WL 与 BL 之间），靠类似二极管/双向二极管的非线性来截止未选中单元的电流。

适用性：还要求存储元件本身有高开关比（on/off ratio）来保证感测裕度。STT-MRAM 开关比仅约 2，太低，漏电通路会淹没信号 → crossbar 一般只适用于 RRAM 和 PCM；STT-MRAM 必须用 1T1R 切断 sneak path。

13. V/2 与 V/3 写方案：干扰与功耗的权衡 P2 00:02:20

V/2 写方案（双极操作）。RRAM 双极操作：正电压 SET（HRS→LRS，写"1"），负电压 RESET（LRS→HRS，写"0"）。

• SET：选中行加满写电压 V_W，选中列接地 → 选中单元承受全部 V_W；所有未选中行与未选中列都加 V_W/2。结果：选中行/选中列上的"半选单元"只承受 ±V_W/2（假设半压不会改写，只有轻微干扰），完全未选中单元两端电压为 0（V/2 − V/2）。
• RESET：极性反转——选中行接地、选中列加 V_W，选中单元承受 −V_W，半选单元对称地承受 −V_W/2。
• 因为写 1 与写 0 极性相反，必须两步完成。例：写 8 位数据 "00110101"——第一步选中所有要写 1 的列一起写，第二步选中所有要写 0 的列再写。课堂问答：也可仿照 NAND "整行先擦后编程"，但会不必要地擦除部分单元、多耗功率；两步法保留了随机访问的灵活性。

V/3 写方案 P2 00:09:30：写 1 时选中行加 V_W、选中列接地；所有未选中行加 V_W/3、所有未选中列加 2V_W/3。逐单元验证电压：

• 选中单元 = V_W；
• 选中行上的半选单元 = V_W − 2V_W/3 = V_W/3；
• 选中列上的半选单元 = V_W/3；
• 完全未选中单元 = V_W/3 − 2V_W/3 = −V_W/3（绝对值 V/3）。

V/2 vs V/3 对比（重点，作业/考题会要求计算两种方案的总功耗）：V/3 方案中除选中单元外所有单元都承受 V_W/3——干扰电压更小但波及全阵列、所有单元都流电流，功耗更高；V/2 方案只有选中行/列上的单元承受 V_W/2——干扰更大但范围小，完全未选中单元 0V 不耗电。即 V/3 写干扰更小、功耗更高；V/2 功耗更低、半选干扰更大。RESET 同理反转极性。

14. 读方案：整行并行读（电流感测 vs 电压感测） P2 00:14:09

读比写简单（无需抑制操作），可以一整行并行读出；读电压 V_R 远小于写电压（如写 3V、读 <1V）。两种感测方式：

• 电流感测（current sensing）：选中行加 V_R，其余行接地，所有列接虚地（virtual ground）连到感测放大器的电流输入级；按位线电流大小判别高/低阻态，整行并行。
• 电压感测（voltage sensing）:类似 SRAM/DRAM 的预充电方式——利用位线寄生电容把位线预充到 V_R，选中字线接地，单元电流使位线电压以不同速率衰减，在设定时刻感测电压判别阻态。为减小未选中行贡献，把未选中行也偏置到 V_R；但位线一旦衰减低于 V_R 仍会产生漏电通路，必须靠选择器截断。

补充（课堂问答）：寄生电容只影响速度（信号传播变慢），不会损失感测裕度；电阻才会产生压降。感测放大器晶体管级电路留到阵列级设计课。

15. 理想选择器、1S1R 与非线性比 N 的定义 P2 00:17:41

交叉点阵列的两大寄生问题：① sneak path——纯电阻网络中电流流经未选中单元形成旁路；② 互连电阻——WL/BL 金属线每个单元段都有寄生电阻（还有寄生电容），引起 IR drop。若单元是纯电阻（RRAM），无法阻断漏电通路——没有选择器，交叉点存储阵列无法工作。

理想选择器 P2 00:21:08：RRAM/PCM 本质是变阻器，I-V 是两条不同斜率的直线（LRS/HRS）。理想选择器要在 I-V 中引入非线性：低于阈值电压电流可忽略、高于阈值完全导通——一个两端的理想开关（双极操作需正负两侧都有阈值）。与 1T1R 对比：晶体管也提供开关功能但是三端器件；选择器的本质是两端开关。1S1R 串联后的合成 I-V：阈值以下电流被截断（半选/未选单元无电流），阈值以上选择器全开、按存储器阻态分出两条电流曲线，在 V_R 处仍可区分 1/0；要求 V_R 高于选择器阈值 V_T。

非线性比 N 的定义（重点，作业/考题） P2 00:24:45：对 V/2 写方案，

N = I(@V_W) / I(@V_W/2)，且取低阻态（LRS）计算——因为半选单元阻态未知，必须按最坏情况（LRS、电流最大）评估。imec 指数型选择器实例（Govoreanu, ICICDT 2015）读数：I(@V_W) ≈ 20µA、I(@V_W/2) ≈ 1µA，N ≈ 20——不算大。直观含义：选中单元写电流 20µA 时，同行每个 LRS 半选单元各贡献约 1µA 漏电流。

16. 两类实际选择器 I-V：指数型 vs 阈值型 P2 00:30:52

现实中没有半导体器件能实现理想的突变开关，实际选择器分两类：

• 指数型 I-V（Type I）：log 坐标下电流随电压指数衰减（类似晶体管亚阈区），在小电压处把电流压低数个量级，从而抑制 V/2 处半选单元的漏电流。
• 阈值型 I-V（Type II）：逼近理想开关，在阈值电压以上突变导通。实例：Crossbar 公司 FAST 选择器（S.H. Jo, IEDM 2014）。但设计裕度很紧：若 V_W=2V，则 V/2=1V 恰好逼近选择器导通电压，一旦导通电压有变异，半选单元就会被打开、流过大电流。因此阈值型选择器更适合配 V/3 方案：半选单元只见约 0.6–0.7V，远离阈值更安全。

课堂问答：读成功后单元总会进入大电流状态，所以设计时始终按最坏情况（LRS 高电流）考虑。

两类选择器的四条设计结论 P2 00:33:52：① 选择器特性必须与 NVM 器件特性匹配（导通电压/写电压/读电压协同设计）；② 串联选择器不可避免地抬高写电压（部分电压先用于打开选择器）；③ 指数型 I-V 的读感测裕度劣化——on 态读电流同样被指数曲线压低；④ 阈值型 I-V 的读电压必须抬到选择器阈值之上，有读干扰 NVM 阻态的风险。

阈值型的完整图像是回滞：上扫沿阈值电压 V_T 导通，下扫沿保持电压 V_hold（很小，~0.2–0.3V）退出。数值例子：写——施加 2V 跨 1S1R，选择器导通后只占 0.2V，剩余 1.8V 落在 RRAM 上，有利于写；读——读电压必须 >V_T（如 1.2V），导通后选择器仅占 0.2V，剩余 1V 落在 RRAM 上——即使是读操作也有约 1V 跨在存储单元上，可能造成读干扰。结论：选择器设计非常 tricky、裕度极小，还要叠加器件变异与噪声——这是教授本人多年研究的难题。

17. 选择器分类与机理：OTS / IMT / 隧穿 / CBRAM 型 / PN 二极管 P2 00:39:06

选择器分类树：

PN 二极管（整流型）：单向导通，只适合 set/reset 同极性的 PCM；Samsung 2012 年第一代 8Gb PCM 芯片即用硅二极管做选择器。但硅二极管是前道（FEOL）工艺，无法 3D 堆叠（顶层做不出单晶硅）。

隧穿氧化层选择器（指数型） P2 00:43:14：通过多层氧化物（如 TaOx/TiO₂/TaOx）能带工程实现非线性——低电压时隧穿电流需穿过整个叠层（电流很小）；高电压时能带弯曲，只需隧穿一层（FN 隧穿型），电流指数增大。实例（W. Lee, GIST, VLSI 2012）：J_MAX > 10⁷ A/cm²、选择比 ~10⁴。教授指出文献定义问题：该文用读电压定义选择比是"错误定义"，正确做法应以写操作为准——用 V_write 与 V_write/2 处电流之比，因为写是更严苛的最坏条件。

OTS（双向阈值开关） P2 00:45:02：基于硫属化物，与 PCM 同族（Ge-Sb-Te 类合金、配方不同）。机理未完全弄清，主流观点：深/浅陷阱相关的电子注入——高电压把陷阱填满后形成新导电通道而突然导通；导通电流不足以触发熔化/原子移动，是纯电子行为，因此易失。开关 vs 存储器的本质区别（课堂问答）：开关回到 0V 后回到 off 态、不记忆；存储器回到 0V 后状态保持——OTS = "记忆性很差的 PCM"，正好当开关用。snapback 的测量学解释：电压源扫 V 测 I → 电压连续、电流突跳（"N 型"曲线）；电流源扫 I 测 V → 电流连续、电压回缩，呈 "S 型" snapback——同一物理、不同测量方式。Samsung 数据（S. Kim, VLSI 2013）：V_T 与 V_H 随膜厚（10/30/50nm）变化。

IMT 选择器 P2 00:50:15：代表材料 NbO₂，随温度在扭曲金红石（绝缘）与金红石（金属）结构间转变，转变温度约 1070K，产生突变 I-V。实例：E. Cha (POSTECH), IEDM 2013，~10nm 3D 垂直 ReRAM + NbO₂ 选择器。缺点：on/off 比仅 10–100，难以支撑大阵列，无工业采用。

CBRAM 型（弱导电桥）选择器 P2 00:51:11：CBRAM 中施加电压把金属（如 Ag）驱入氧化物（如 HfO₂）形成金属导电桥；存储器要求桥稳定，选择器反过来要弱导电桥——撤压后细丝自发溶解、回到 off 态。物理图像（成核理论）：细丝半径 R < R₀ 时撤场后自发溶解（阈值开关行为），R > R₀ 时稳定（存储行为）；溶解时间约 100ns–1ms。名义特性好（N 可达 10⁷），但变异性与可靠性差，从未量产。

选择器文献调研表 P2 00:52:51：

关键指标：on 态驱动电流密度必须够大以提供编程电流（典型要求 >1 MA/cm²）；电压范围要与所配 RRAM/PCM 匹配；还需长耐久（每次读都要开关选择器）。经验法则（back-of-envelope）：N×N 交叉阵列要求非线性比 N > 阵列行数。例：1024×1024 阵列若 N=1000，未选中行约 1000 个单元的漏电流累加 ≈ 选中单元电流本身，将无法分辨 on/off——所以 N 必须显著大于行数（千行级阵列要求 N>1000），阵列越大要求 N 越大。

18. 互连电阻与 IR drop：交叉点阵列的微缩极限 P2 00:55:46

当 WL/BL 铜线宽度缩到 ~20nm 以下，铜电阻率激增。两大机理：① 表面散射——Cu 电子平均自由程约 39nm，线宽与之可比时电子更多撞到表面；② 晶界散射——细线晶界更多。后果：单元到单元每段线电阻 R_j 随线宽指数式上升——20nm 处约 10Ω/段，10nm 处达数百 Ω/段（5→25nm 区间 R_j 变化约 10⁴ 倍）。

危害量化：设 R_on ≈ 5kΩ，若每段 100Ω（F=10nm），约 50 段导线的串联电阻就等于 R_on——要给最远单元加 2V 写压，边缘驱动器需提供 4V。但这会毁掉 V/2 方案：4V 的一半是 2V，紧邻驱动器的最近单元上的半选电压就高达 2V，等于写电压，会误写它。IR drop 使设计裕度趋近于零。结论：线宽 <20nm 后除非互连材料有突破，交叉点阵列很难继续微缩。

写/读裕度的最坏情况分析与 SPICE 仿真 P2 00:59:22：写裕度最坏情况是离行/列电压源最远、且全阵列单元都处于 LRS 时的单元（V_access/V_dd 最小）；读裕度最坏情况是 ΔI = I_on − I_off 最小的最远单元。阵列是 m×n 的大电阻网络（含 R_j 与单元电阻），需构建网表做 SPICE 仿真（非线性比等效为把未选单元电阻乘以 N 倍）。仿真结论（S. Yu & P.-Y. Chen, IEEE SSCS Magazine 2016）：写访问裕度 Access V_W(%) 随阵列规模（64→1024）下降；非线性高（1000×）时 1024×1024 阵列仍可保 >80%，线性（无选择器）时几乎为 0、无法写入；写功率随 N 增大显著下降（线性 ~mW 级 vs 1000× ~100µW 级）——大非线性同时改善 IR drop 与功耗。

交叉点阵列设计挑战总结 P2 01:01:55：① 漏电通路降低写/读裕度；② I-V 非线性可抑制漏电通路，通常需要选择器；③ 线电阻造成互连压降，进一步降低裕度；④ 要维持裕度，需要更高的"单元电阻/线电阻"比值；⑤ 但提高单元电阻又会减小读电流感测裕度、增加访问延迟——多重权衡。

19. 案例研究：3D XPoint 的技术成功与商业失败 P2 01:02:19

3D XPoint 是新兴存储器真正进入市场的范例。2015 年 Intel 与 Micron 联合宣布商用化：基于 1S1R 的双层（2-deck）交叉点堆叠，中间共享位线、上下两层字线。宣传点：非易失、高耐久、可堆叠、约为 DRAM 8–10 倍密度、改造 system memory 与 storage 之间的存储层级。发布时未披露细节，业界疑问（材料是否 PCM？选择器是什么？工艺节点？）由 TechInsights 买芯片逆向工程逐一解答。

TechInsights 逆向工程结果 P2 01:03:32：

• die 级：16GB 单 die；存储阵列面积占比（memory efficiency）91.4%——外围电路占比极小，设计水平很高；密度 0.62 Gb/mm²（/Die）、0.69 Gb/mm²（/Array）。这个 10 年前的数字甚至高于今天最好的 DRAM（约 0.4 Gb/mm²）。
• 工艺：die 约 206.5mm²（16.16×12.78mm）；5 层金属（4 Cu + 1 Al，W 作字线/位线）；字线/位线 pitch 40nm，即半 pitch F=20nm——恰好处在再微缩线电阻就指数恶化的边界上（呼应第 18 节）；单元面积 0.0015µm²；20nm 节点；CMOS under array（译码器/感放/控制逻辑置于阵列下方）。
• 材料体系：确认为 GST 基 PCM（Ge₀.₁₂Sb₀.₂₉Te₀.₅₄(Si₀.₀₅)），位于 M4 与 M5 之间，存储层垂直堆叠在选择器之上；选择器为 As 掺杂的 Se-Ge-Si 三元相 OTS（Se₀.₄₄As₀.₂₉Ge₀.₁Si₀.₁₇）；双层单元堆叠共享中间位线。注意：逐层制造（layer-by-layer），不是 3D NAND 那种一次光刻多层的 bit-cost-scalable 方式，成本下降有限。

密度与延迟定位："somewhere in the middle" P2 01:08:05：vs DRAM——0.62 Gb/mm² 约为当时 Samsung 18nm DRAM 的 3.2 倍、Micron 20nm DRAM 的 6.6 倍；vs 3D NAND——仅为 Samsung 48L V-NAND TLC 的 24%、Toshiba/SanDisk 64L 的 18%（当时 3D NAND 已 3.4–5.6 Gb/mm²）。延迟（Intel 128Gb 芯片，ISSCC/IEDM 发表）：F=20nm、2 decks、128Gb/die、16 个独立 bank、bank 访问 16B、读延迟 100ns/bank、写延迟 500ns/bank、写带宽 >35,000 MB/s/TB——比 DRAM（读 ~50–60ns）稍慢，比 NAND（读数 µs–数十 µs、写数百 µs）快得多。密度与延迟都介于 DRAM 与 NAND 之间——正是存储级内存（SCM）定位。

产品形态 P2 01:10:06：Intel 包装为 Optane（M.2 2280、PCIe Gen3×2、16/32GB，高端 SSD/存储级内存）；Micron 对应产品为 X100 SSD（联合开发技术、各自出货）。

20. 展望：Selector-Only Memory（SOM） P2 01:13:56

这条技术路线可能"卷土重来"：SK Hynix 与 Samsung 启动 selector-only memory（SOM）——在 1S1R 中去掉相变存储层，直接把 OTS 本身当存储器用（机理留待 PCM 专题课，"从机理角度相当漂亮"）。优势：少沉积一层材料、节省制造成本；工艺简化后潜在更快、更可靠。本讲（cross-point memory 部分）至此完结，后续将进入各新兴技术的专题深入。

本讲要点总结

• 不存在"通用存储器"：理想存储器 11 项属性（非易失/高密度/低功耗/快读写/高耐久/低成本/低电压/可微缩/CMOS 兼容等）无法同时满足，一切都是工程折中——这正是存储层次结构存在的原因。
• 存储机制一分为二：主流 SRAM/DRAM/Flash 靠"移动电子"（快但易丢、难微缩），新兴存储器靠"移动原子/翻转磁矩或偶极"（保持好、抗辐射，但写入更慢、更耗能）——该折中无法回避。
• 四类新兴存储器机理：STT-MRAM 靠 MTJ 平行/反平行磁化（R_P < R_AP，开关比仅 ~2）；PCM 靠 GST 晶态/非晶态（焦耳热写入，单极性）；RRAM 靠氧空位导电细丝形成/断裂（双极性）；铁电靠剩余极化双稳态（FeFET 调制 V_T、回线与 Flash 相反为逆时针；FeRAM 1T1C 破坏性瞬态电流读出）。
• 十技术对比的结论：新兴 NVM 电压 1~3V、读 <10ns、写几十~100ns、耐久 1E6~1E12、写能耗 ~pJ（FeFET 例外 ~fJ，场驱动无直流电流）——没有一项全面胜出，至今无重大商业成功，20 年内不可能取代 SRAM/DRAM/Flash。
• 商业定位在"插入与补充"：嵌入式车规 MCU（eFlash 无法微缩到 28nm 以下，Infineon/NXP/TI/瑞萨已采用代工厂 RRAM/PCM）、抗辐射末级缓存（MRAM）、存储级内存 SCM、3D Fe-VNAND、Micron 32Gb FeRAM（对标 LPDDR5）。
• 原型芯片三大趋势：容量 ~10-30Gb/die（NAND 已 1.33Tb）；密度 SRAM ~30、MRAM 38、DRAM 252.3、3D XPoint 620 Mb/mm²、NAND >10 Gb/mm²；带宽上新兴 NVM 挤在 ~1GB/s 角落，HBM3 已超 1TB/s——DRAM 的带宽角色不可替代。
• 1T1R 阵列：典型 12F²（最激进 6F²），但编程电流普遍 >100µA（PCM 可达 1mA）超过最小晶体管驱动能力，面积膨胀至几十 F²（MRAM ~50F²）；理想编程电流应降到 ~10µA。
• Cross-point 阵列 4F² 密度最高，但纯电阻网络存在 sneak path，必须每个交点串联选择器（1S1R）；且要求高开关比，故只适合 RRAM/PCM，STT-MRAM 必须用 1T1R。
• 写方案权衡：V/2 方案半选单元承受 V_W/2、完全未选单元 0V（功耗低、干扰大）；V/3 方案全阵列非选中单元都只承受 V_W/3（干扰小、但全阵列漏电流导致功耗高）。写 1/写 0 极性相反须两步完成。
• 非线性比定义：N = I(@V_W)/I(@V_W/2)，按最坏情况取 LRS 计算；经验法则 N 必须大于阵列行数（1024 行阵列要求 N>1000），SPICE 仿真证明 1000× 非线性可使 1024×1024 阵列写访问裕度保持 >80% 并把写功率从 ~mW 降到 ~100µW。
• 选择器两类 I-V 各有缺陷：指数型压低 on 态读电流、劣化感测裕度；阈值型导通后只剩 V_hold（~0.2-0.3V），读电压须超过 V_T，约 1V 落在存储单元上带来读干扰——阈值型更适合配 V/3 方案。
• 选择器家族：OTS（硫属化物陷阱填充、纯电子易失开关，3D XPoint 采用）、IMT（NbO₂，on/off 仅 10-100）、隧穿氧化层（能带工程，选择比 ~10⁴）、CBRAM 弱导电桥（N 达 10⁷ 但可靠性差）、PN 二极管（仅单极性 PCM 且无法 3D 堆叠）；驱动电流密度需 >1 MA/cm²。
• 互连是隐形天花板：Cu 线宽 <20nm 后表面/晶界散射使每段电阻指数上升（10nm 时数百 Ω/段），IR drop 迫使驱动电压翻倍并摧毁 V/2 偏置裕度——交叉点阵列难以微缩过 20nm，3D XPoint 的 F=20nm 恰好停在这个边界。
• 3D XPoint 逆向数据：GST 基 PCM + As 掺杂 Se-Ge-Si OTS、双层堆叠、20nm 节点、阵列效率 91.4%、密度 0.62 Gb/mm²（当时 DRAM 的 3.2~6.6 倍、3D NAND 的 18~24%）、读 100ns/写 500ns——密度与延迟都"在 DRAM 与 NAND 中间"，即 SCM 定位。
• 3D XPoint 技术成功、生意失败：逐层制造不具备 3D NAND 的 bit-cost-scalable 特性，又遭 SLC Z-NAND 低成本竞争，Micron 2020 退出、Intel 2022 关停 Optane；但 SK Hynix/Samsung 的 Selector-Only Memory（用 OTS 兼作存储）可能让该路线卷土重来。

术语表