Lecture 11：MRAM — ECE 6465 课程笔记

1. 引言与本讲大纲：MRAM 三代技术 00:00:03

本讲主题是磁阻随机存储器（MRAM）。Yu 教授按四个部分展开（幻灯片日期 2024-11-21）：① MTJ（磁性隧道结）的工作原理——所有 MRAM 技术共同的基本存储元件；② Field-MRAM（第一代，磁场写入式）；③ STT-MRAM（第二代，自旋转移矩式，当今商用主流）；④ SOT-MRAM（第三代，自旋轨道矩式，仍在研发中）。三代技术的存储元件相同，区别在于"怎么写"。

本讲大纲：MTJ、Field-MRAM、STT-MRAM、SOT-MRAM 四部分 — 图：本讲大纲——MTJ 原理与 Field / STT / SOT 三代 MRAM 技术。

2. MTJ 磁性隧道结基本原理 00:00:37

MTJ 由三层关键结构组成：自由铁磁层（free layer，磁化方向可翻转，存储数据）/ 隧穿氧化物势垒（tunnel oxide barrier，典型材料 MgO，厚度仅约 1 nm 量级）/ 钉扎铁磁层（pinned layer，磁化方向固定，作为参考）。读取时在叠层两端施加电压、测量隧穿电流：两层磁化平行（P）时电阻低、反平行（AP）时电阻高，即 R_P < R_AP，以高低阻态区分 "1/0"。

各层都极薄——磁性层仅几纳米，主要用溅射 / PVD（物理气相沉积）制备，需要极精确的沉积控制，工艺难度大。

MTJ 三层结构示意：自由层/隧穿势垒/钉扎层，平行与反平行两种状态 — 图：MTJ 三层结构与平行/反平行两态，R_P < R_AP（引自 Reohr et al., IEEE Circuits & Devices Mag. 2002）。

同页带教授手写批注：读电流路径与 1/0 状态标注 — 图：同页带教授手写批注——读电流路径与状态 1/0 标注。

3. 真实 MTJ 叠层结构（远比"三层"复杂） 00:03:17

真实生产中的 MTJ 远比"三层"复杂，自下而上依次为（括号内为纳米厚度）：

Base electrode（底电极）；
Seed layer（籽晶层，Ta(5) 或 NiFeCr(10)）：促进关键层织构生长；
Pinning layer（PtMn(20)，反铁磁层）：设定参考层方向；
Reference layer（CoFeB(2)/Ru(0.8)/CoFe(2)）：SAF 合成反铁磁层，对外场免疫；
Tunnel barrier（MgO(1.1)）：决定单元电阻与 TMR；
Storage layer（NiFe(3)/CoFe(2)）：存储数据的两个稳态（自由层）；
Capping layer：工艺保护层。

底部大量辅助层的目的就是稳定钉扎层方向；磁性层典型材料含 CoFeB（钴铁硼）。课程层面只需掌握"三层关键结构 + 其余为辅助层"这一框架。

完整 MTJ 叠层结构：各层材料、厚度与功能，TEM 截面照片与 SAF 定义 — 图：完整 MTJ 叠层（各层材料、厚度与功能）及 TEM 截面照片，含 SAF（合成反铁磁层）定义。

4. 物理机理：自旋相关量子隧穿 00:05:27

高低阻的根源是自旋相关的量子隧穿：磁性材料中自旋向上 / 向下电子的态密度（DOS）不对称。

平行态：势垒两侧同自旋方向的空态多，由泡利不相容原理，同自旋电子可隧穿进入大量可用空态 → 隧穿电流大 → 低阻态；
反平行态：两侧自旋子带相对错开，可接受同极化自旋的可用态密度减少 → 隧穿电流小 → 高阻态。

讲者强调：这解释了为何隧穿距离相同（同一氧化层厚度）却出现两种电阻——这是 MRAM 与电阻型存储器（依靠导电细丝等结构变化）的本质不同之处。

平行/反平行两种构型下的自旋态密度（DOS）图 — 图：平行/反平行构型下的 DOS 图——反平行态"可用态密度更少 → 高阻态"。

5. 电阻磁滞曲线与 TMR 比 00:08:14

实验上测量 MTJ 电阻随外加磁场的磁滞回线（横轴单位 Oe）：钉扎层不动，自由层随外场取向翻转，得到高 / 低阻两个分支。隧穿磁阻比定义为：

TMR := (R_AP − R_P) / R_P

注意 TMR 与 on/off 比的换算：TMR = 100% 等价于 on/off 比 = 2（例：R_AP=2 kΩ、R_P=1 kΩ，ΔR/R_P=100%，但 R_AP/R_P=2）。当今商用 MRAM 典型 TMR ≈ 100%~200%，即 on/off 比仅 2~3——在各类存储器中属于很小的读出窗口，这是 MRAM 灵敏放大器设计困难的根源。

TMR 定义公式与 R-H 磁滞曲线（±200 Oe） — 图：TMR 定义公式、R-H 磁滞曲线（±200 Oe）与"TMR=100% 即 on/off=2"的说明。

6. TMR 比的历史进展：Al₂O₃ → MgO 00:11:14

年代	势垒 / 电极材料体系	TMR
1995	Al₂O₃ 势垒 + NiFe 合金电极	约 20%
~2001	Al₂O₃ 势垒 + CoFe(B) 电极	60–70%
2001–2002	MgO 势垒 + CoFe(B) 电极（IBM 内部结果）	140–220%
2005	MgO 体系	350%（290K）
2008	Ikeda 等（Hitachi / Tohoku 大学，APL）	604%（on/off≈7，"超高"个例）

关键结论：从 Al₂O₃ 到 MgO 是决定性的材料突破，至今商用 MRAM 均采用 MgO 势垒；但量产典型 TMR 仍是 100–200%。

1995 到 2008 年 TMR 演进总览，含各阶段 R-H 曲线与材料体系 — 图：TMR 历史进展总览（1995→2008，Al₂O₃→MgO，20%→604%）。

7. Field-MRAM vs STT-MRAM 概览 00:12:27

Field-MRAM（第一代）：单元 = MTJ + 选择晶体管 + 额外的写字线（write word line），写线与 MTJ 之间有介质隔离。写入靠写字线大电流产生的环形磁场（右手定则）翻转自由层，电流反向则磁场反向、写入相反数据；读时开启选择管测 MTJ 电阻，读写路径解耦。

STT-MRAM（第二代，当今主流）：去掉写字线，读写共用同一路径（1T1R），写入时大电流直接流经 MTJ，靠自旋转移矩翻转；读电流远小于写电流。

对比项	Field-MRAM	STT-MRAM
写入机制	写字线电流产生磁场翻转自由层	自旋极化电流直接流经 MTJ 施加转矩
单元结构	MTJ + 晶体管 + 写字线（写路径类 crossbar）	1T1R，结构简单
半选干扰	有（行/列其他单元感受一半的场）	无（未选单元晶体管截止）
写电流缩放	I_sw ∝ 1/Volume，越缩越大	I_sw ∝ Volume，越缩越小
可缩放性	90~65nm 以下难以缩放	持续缩放至 14/16nm，路线图至 7nm

Field 与 STT MRAM 单元三维结构对比及写入机制、优缺点列表 — 图：两代 MRAM 单元三维结构对比及写入机制 / 优缺点列表（本讲关键对比页）。

8. Field-MRAM 结构、半选问题与 Toggle MRAM 00:17:17

器件剖面：写字线埋在 MTJ 正下方（之间有隔离），MTJ 接在 Metal3 附近，下方经 Via / Metal 连到 CMOS 选择晶体管。IBM 在 2000 年代初投入大量研发（Gallagher & Parkin, IBM J. Res. Develop. 2006）。

Field-MRAM 器件 TEM 剖面：Metal1-3、Via、隧道结与 CMOS 前端 — 图：Field-MRAM 器件 TEM 剖面（Metal1–3、Via、隧道结、CMOS 前端，IBM）。

半选（half-select）干扰 00:18:13：写入场沿写线四周分布，同一行 / 列的其他单元也感受到一半的场。设计要求只有行 + 列两个场矢量叠加（交点处）才超过翻转阈值，遵循 astroid（星形线）开关边界 H_x^2/3 + H_y^2/3 = H_i^2/3（H_i 为单畴元件的各向异性场）。靠近 astroid 边界时稳态间能垒消失，会引起自发翻转（误写）。

Field-MRAM 写操作阵列示意与 astroid 开关曲线、半选区标注 — 图：写操作阵列示意 + astroid 开关曲线与半选区标注。

Toggle MRAM 的缓解方案 00:19:52：① 把磁体的硬轴相对字线/位线旋转 45°，使单独一条线的场不足以翻转，必须两条线先后作用；② 时序写入——先加 i1（行电流）使磁化部分偏转，再叠加 i2（列电流）继续旋转，最后撤 i1 完成完整翻转（a→e 五阶段）；半选单元只经历单一电流，无法完成完整翻转。这是 Freescale/Everspin 商用 toggle MRAM 的核心原理。

Toggle MRAM 原理：45 度硬轴、i1/i2 时序波形与磁化逐步翻转过程 — 图：Toggle MRAM 原理——45° 硬轴 + i1/i2 时序写入与磁化逐步翻转过程（含手写批注）。

9. IBM 16Mb Field-MRAM 与"电流不可缩放"挑战 00:22:57

IBM 于 2004–2005 年演示了 16Mb Field-MRAM（含外围电路）：底层 CMOS 180 nm（7sf 工艺），芯片 7.9×10 mm，单元 1.42 µm²（阵列效率约 30%），读 / 写均 30 ns，Vdd 2.3–3.3 V 或 1.8 V。

致命问题：电流巨大——有效读电流 25 mA @30ns、写电流 80 mA @30ns（待机 32 µA）。集成电路中超过 mA 量级的单元写电流完全不可接受，根源是磁场写入效率极低。更糟的是缩放反而恶化：写开关电流与被翻转体积成反比（体积越小"感受"到的场越弱，需要更大电流"施力"），工艺越缩电流越大，最终需要几十 mA——没有晶体管能提供。Field-MRAM 因此从未真正起飞。

IBM 16Mb Field-MRAM 规格表（读写电流被圈出）与芯片版图，红字 Challenge: Current does not scale! — 图：16Mb Field-MRAM 规格表（写电流 80 mA 被圈出）与芯片版图——"Challenge: Current does not scale!"。

10. STT 相对 Field-MRAM 的优势与兴起 00:24:34

对比要点：传统（Field）单元 20–30 F²，需要写字线 / 旁路线 / 包层（cladding）；STT 单元仅 6 F²，结构简单。写电流标度律完全相反：Field 的 I_sw ∝ 1/Volume，STT 的 I_sw ∝ Volume——MTJ 越小写电流越小，随磁单元宽度缩小两条曲线交叉，STT 在小尺寸下电流持续下降（图中标注 STT-RAM J_c0 = 1.0×10⁶ A/cm²）。

写选择性好：自旋注入局域在单元内部；
可缩放性强、低功耗：写电流 <100 µA；
架构更简单：无写线 / 旁路线 / 包层，可多位并行写；
阵列层面是真正 1T1R：未选单元被晶体管截止，无半选 / 潜行通路问题（Field-MRAM 的写路径本质上是 cross-point，故有半选）。

发展史 00:27:22：2000 年代初芯片级演示以 Field-MRAM 为主（IBM 16Mb 等），2006–2008 年 STT-MRAM 兴起并出现 Mb 级演示，如今最大已达数 Gb 级。

STT vs 传统 MRAM 单元结构、写电流标度对比与五大优势框 — 图：STT vs 传统 MRAM——单元结构、I_sw 标度对比（∝Volume vs ∝1/Volume）与五大优势。

1999-2015 技术节点 vs 年份散点图：Field 演示/产品与 STT 演示 — 图：1999–2015 技术节点 vs 年份散点图——Field 演示/产品与 STT 演示的更替（ITRS 路线）。

11. STT 开关物理：自旋转移矩 00:28:20

STT = Spin-Transfer Torque（自旋转移矩），电流驱动开关，电流方向决定写 0/1（按幻灯片坐标：电流向上 → 自由层指左；电流向下 → 自由层指右）。写电流比读电流大约一个量级。它基于两个磁学现象：① MgO MTJ 中的巨隧穿磁阻（TMR~100–600%）→ 两个可区分的阻态；② 自旋极化电流向磁化施加转矩 → 可用电流写入。

STT 概览页：巨 TMR 回线（电流轴）与正负电流对应 AP/P 写入 — 图：STT 概览——巨 TMR 回线（横轴为电流）+ 正负电流方向决定写 AP / P。

详细机理 00:29:45：

AP→P 写入：电流向下 = 电子从钉扎层一侧注入。钉扎层起"自旋过滤器"作用——只允许与其磁化同向的自旋通过（反向自旋被反弹）；通过的极化电子隧穿到自由层，把自旋角动量（转矩）传给自由层磁化，使其转到与钉扎层平行。
P→AP 写入：电流反向 = 电子从自由层一侧注入。自由层很薄、全部电子可穿过；到达钉扎层时与其磁化反向的自旋被反射回来，反射电子把转矩施加给自由层，迫使其翻转为反平行。
非对称性：AP→P 靠透射电子、P→AP 靠反射电子，机理不完全对称 → 写 0 与写 1 的开关电流 / 时间在规格上略有差异。

课堂问答 00:36:39：钉扎层为何不被写电流翻转？——SAF 等复杂结构使其 "by design" 被钉死，正常工作电流不足以触发，只有超大电流或强外场（如测试台）才会破坏。另外 Field-MRAM 中电流从不流经 MTJ；而读电流在两种技术中都很小，不会改变状态。

STT 开关原理双图：AP 到 P 靠透射电子，P 到 AP 靠反射电子 — 图：STT 开关物理——AP→P（透射电子）与 P→AP（反射电子），底注"两方向存在非对称"。

12. 进动、阻尼与热辅助翻转（LLG 动力学） 00:38:38

微观图像：磁化矢量 M 在转矩作用下绕有效场 H_eff 作进动（precession）；存在"摩擦"转矩（阻尼，damping）使其回落，而自旋转移注入"负摩擦"转矩使进动幅度增大直至翻越。动力学由 LLG（Landau–Lifshitz–Gilbert）方程加 Slonczewski 项描述：

M_s·dθ/dt = −αγ(µ₀·M_s·H·sinθ + 2K·sinθ·cosθ) + η·(µ_B·I)/(eV)

I > I_th 时为主动开关（伴随阈值角 θ_th）；电流脉冲结束时需 θ > θ_c 才能完成翻转，由此在给定脉宽 τ 下定义最小（临界）电流 I_c。若电流不够（未达阈值），撤掉电流后磁化回到原点——教授将其类比 SRAM 噪声 / 蝶形曲线的回稳行为；但接近阈值时叠加热噪声也可能完成翻转 → 开关本质上是概率性的。

进动与阻尼球面轨迹、LLG 方程、dθ/dt-θ 相图（进动区与热激活区） — 图：进动 / 阻尼球面轨迹、LLG 方程与 dθ/dt–θ 相图（Precession vs Thermal 区域）。

13. STT 历史：理论先行于实验 00:42:02

MgO 体系的巨 TMR / STT 效应由 Butler et al. (PRB 2001) 与 Mathon et al. (PRB 2001) 理论预言，约三年后由 Parkin et al.（IBM）与 Yuasa et al. 在 (Co)Fe/MgO/(Co)Fe (001) MTJ 中实验证实（均发表于 Nature Materials 2004）：单晶 MgO(001) 势垒 MR = 247%@20K / 180%@293K；织构 MgO(001) 势垒约 180%。

教授强调：这是"理论指导实验突破"的典范——不是先做出器件再找模型解释。

STT 材料历史：2001 理论预言与 2004 实验验证文献、TEM 晶格像与 MR 曲线 — 图：STT Materials——理论预言（2001）与实验验证（2004）文献、TEM 晶格像及两组 MR 曲线。

14. STT-MRAM 四大关键参数与公式 00:43:14

参数	影响
J_c0（写临界电流密度）	决定单元尺寸（晶体管驱动）与写速度
TMR（读信号）	读裕量与读速度
Δ（热稳定性因子）	数据保持、读干扰、存储容量、温度范围
V_bd（MTJ 击穿电压）	寿命与耐久

写电流公式：I_c0 = (2αAM_s·t_F·e / ηħ)·[H_K + H_d/2]，其中 H_K = H_intrinsic + H_shape + …；热稳定性公式：Δ = M_s·H_K·t_F·A / (2k_B·T) ∝ M_s²·t_F²·A / (k_B·T)（假设本征各向异性远小于形状各向异性）。

核心挑战：同时实现低写电流密度与高热稳定性——二者天然冲突，是 STT-MRAM 的根本权衡。

STT-MRAM 关键参数页：Jc0、TMR、Δ、Vbd 与 Ic0、Δ 公式 — 图：STT-MRAM 四大关键参数（J_c0 / TMR / Δ / V_bd）与完整公式。

15. 开关电流密度 vs 开关速度 00:44:05

实测 J_c–脉宽关系分两个区：几 ns 以下为进动区（precession region），电流随脉宽缩短指数上升；约 10 ns 以上为热激活区（thermal activation region），满足 J_c = J_c0·[1 − (k_BT/E)·ln(t_p/t₀)]——脉冲越长，热涨落帮助翻转的概率越大，所需电流越低。实际工作点选在两区边界附近（进动区内工作电流太大）。

幻灯片结论：先进 MTJ 的平均写电流密度 J_c0 约 1–2 MA/cm²。教授补充：多数现有产品还做不到 1 MA/cm²——1 MA/cm² 属理想值，常见 4–6 MA/cm² 量级。

课堂换算示例 00:46:10：100 nm × 100 nm 的 MTJ 在 J = 1 MA/cm² 下需电流 = 10⁶ A/cm² × (10⁻⁵ cm)² = 100 µA——虽远好于 Field-MRAM 的几十 mA，但 W/L=1 的晶体管仍难以提供。

Jc 与脉宽关系图：进动区与热激活区着色、公式与 1-2 MA/cm2 结论 — 图：J_c vs 脉宽——进动区 / 热激活区划分、热激活公式与 J_c0≈1–2 MA/cm² 结论。

16. 写误码率（BER）与开关随机性 00:47:42

由于热扰动，STT 开关是随机过程：BER–写电压曲线显示，电压（电流）足够大时开关趋于确定（BER 降至 10⁻¹⁰~10⁻¹¹）；电压偏小时时而成功时而失败。图中对比 10 ns 与 50 ns 脉宽：脉宽更长可在更低电压达到同样 BER（热激活帮助），与上一节"精确进动 vs 热辅助"图像一致（提问环节确认该测量不在进动区——进动区典型 <3–5 ns）。

BER 与写电压关系（±0.6V，10ns 与 50ns 两条曲线） — 图：写 BER vs 写电压（±0.6 V，10 ns / 50 ns 两条曲线）——开关的随机性。

17. 保持特性（Retention）与热稳定因子 Δ 00:49:49

Δ = E_a / k_BT：双稳态间能垒相对热能的高度。室温 k_BT ≈ 26 meV，故 E_a 需大于 1 eV 乃至更高；典型设计目标 Δ = 40~60。

保持测试方法：烘烤样品测失效时间，作 Arrhenius（1/kT）图外推。示例数据：120 / 140 / 160°C 三点拟合得 E_a = 1.84 eV，外推至 10 年 / 3 个月寿命线。

双势阱能垒图（Δ 定义、典型 40-60）与失效时间对 1/kT 的 Arrhenius 外推图 — 图：双势阱能垒图（Δ 定义、典型 40–60）与 t_failure–1/kT 外推图（E_a=1.84 eV）。

18. 写电流–热稳定性权衡与品质因数 00:50:54

能垒越高（Δ 大、保持好）越难开关（J_c0 大）——二者在多数材料 / 结构中正相关，构成基本权衡；理想设计应落在"低 J_c0、高 Δ"角落。由此定义品质因数 FOM = J_c0 / Δ，越小越好。

数据图比较了四种自由层方案：单层 Co40Fe40B20 及其 SyF 版、单层 Co20Fe60B20 及其 SyF 版（SyF = 合成亚铁磁自由层），各方案落点各异（J_c0 0~10 MA/cm²，Δ 0~140 @100×200 nm²）。

Jc0 对 Δ 散点图（四种自由层材料分组圈注）与品质因数 Jc0/Δ — 图：J_c0 vs Δ 散点图（四种自由层材料）与品质因数 J_c0/Δ。

19. 驱动能力缩放与耐久性外推 00:52:06

驱动能力缩放（Drivability Scaling）：MTJ 面积按 F² 缩小（长宽都缩），而晶体管驱动电流只随宽度 W（∝F）缩小 → 缩放对 STT 有利。量化示例（J_c=4 MA/cm²，I_d=300 µA/µm，MTJ 尺寸 F×F）：65 nm 节点需 W/L>10F 的晶体管才能驱动，22 nm 节点 4F 即可（对应单元面积 16–12F² → 8–6F² → 4F²）。但根本目标仍是把 J_c 降向 1 MA/cm²。

驱动能力缩放：写电流与晶体管驱动能力随特征尺寸（90 到 22nm）的变化 — 图：Drivability Scaling——写电流与晶体管驱动能力 vs 特征尺寸（90→22 nm），上方为 MTJ / 晶体管 / 单元面积表。

耐久性外推 00:53:53：耐久受 MgO 隧穿层介质击穿（TDDB）限制。测试方法：在高于正常写电压的多个应力电压下测击穿循环数（加速 TDDB），再外推到工作电压。关注尾部位（tail bit，1 ppm 最差位）与 t63（中位）两组数据；外推模型有 E 模型（log-线性直线，低压区更准）与 1/E 模型（带曲率，高压区更准），学界仍有争论。即便用保守的 E 模型，外推到约 0.7 V 工作电压时尾部位也可达约 10¹⁰ 次以上；没人能实测 10¹⁴⁻¹⁶ 次（需十年量级），必须靠外推。

Endurance Projection：t63 与 t1ppm 各按 E 模型与 1/E 模型的四条外推曲线 — 图：Endurance Projection——四条外推曲线（t63 / t1ppm × E / 1-E 模型），双 y 轴（循环数 / 时间）。

20. 面内 vs 垂直 MTJ 00:56:08

STT-MRAM 有两种 "flavor"：i-MTJ（面内磁化，前述讨论均属此类）与 p-MTJ（垂直磁化，磁化指上 / 下）。当今工业界全部采用 p-MTJ，原因有二：

形状各向异性 → 缩放受限：面内 MTJ 若做成圆形，则面内任意方向等价、无稳定取向，必须做成长宽比 ≥2 的椭圆 / 矩形来"锁定"易轴 → 限制缩放且功耗高；垂直 MTJ 磁化沿膜面法线，可用圆形单元（直径可 <20 nm，目标 10 nm），对光刻友好、可缩放性好。
开关效率：面内 MTJ 的自旋转矩翻转路径与热激活路径分离（面外大角度轨迹 vs 面内路径），垂直 MTJ 两条路径一致 → 开关更高效、电流更低。

工程挑战：需为 10 nm 级 p-MTJ 寻找 / 优化材料叠层与工艺。

面内 MTJ 与垂直 MTJ 的单元电路与磁化方向示意 — 图：i-MTJ vs p-MTJ 单元电路与磁化方向示意。

垂直 MTJ 提供更好缩放：面内需长宽比（红叉）vs 垂直圆形单元可缩到 20nm 以下（绿勾） — 图："Perpendicular Offers Better Scaling"——面内需长宽比、缩放差（红叉）vs 垂直圆形单元、可缩到 <20 nm（绿勾）；右侧为两种开关路径示意。

21. STT-MRAM 制造挑战 00:59:17

制造挑战分四大类：① 叠层沉积（nm 级厚度 / Å 级控制、界面质量、MgO 均匀性）；② 叠层图形化（刻蚀损伤影响 TMR / RA / J_c，要在 1 nm MgO 上停刻）；③ TMR 比（MgO 界面、互混、晶向）；④ RA 波动（MgO 厚度 / 化学计量 / 质量）。提升热稳定性与降低写电流密度的材料"旋钮"包括：形状 / 晶体 / 界面各向异性、SyF 自由层、热辅助写入等。

教授重点强调：整片沉积后必须刻蚀出孤立单元，刻蚀侧壁是薄弱点——离子束刻蚀造成的金属再沉积会形成漏电通路与缺陷，是缩放时的关键工艺难题。

STT-MRAM 制造挑战总览，含侧壁离子束刻蚀与金属再沉积示意 — 图：STT-MRAM Challenges 总览（含侧壁离子束刻蚀 / 金属再沉积示意）。

22. 早期芯片演示与可靠性数据（Grandis） 01:00:03

Grandis（小公司，约 2010 年前后，后被三星收购、成为三星 STT-MRAM 技术班底）：90 nm 节点 256 kb 测试芯片，写电流约 200 µA、速度约 20 ns、耐久 10¹³，1T1R 结构，MTJ 位于 Metal4–Metal5 之间。

电阻分布 01:00:46：低阻态约 2 kΩ（σ≈4%）、高阻态约 4 kΩ（σ≈3%），TMR≈100%，R_high–R_low 间隔 = 20σ。

教授点评：相比 RRAM / PCM 的 5–100 倍阻变，MRAM 只有 2 倍 → 读裕量小，MRAM 灵敏放大器设计更难。

耐久测试 01:01:45：实测 >10¹³ 次（真实工作条件），经 TDDB 应力外推 >10¹⁶ 次（"无限耐久"），TMR 在 10¹³ 脉冲内无退化。

电阻分布：2k 与 4k 双峰、σ 与 20σ 间隔 — 图：Resistance Distribution——2 kΩ / 4 kΩ 双峰、σ 与 20σ 间隔（TMR≈100%）。

耐久数据：实测大于 1E13、外推大于 1E16 — 图：Endurance 数据页——实测 >10¹³ / TDDB 外推 >10¹⁶ 次。

23. 2018 年后的大容量演示 01:02:31

团队（发表）	容量 / 节点	关键规格
Tohoku 大学 CIES（IEDM 2018）	128 Mb（4M×32b），40 nm CMOS / 37 nm p-MTJ	单元 0.462×0.462 µm²，芯片 9.57×7.79 mm²，写 14 ns@1.2V / 7 ns@1.8V，读 30 ns@1.2V，耐久 >10¹⁰，保持 10 年@85°C（外推）
Samsung（IEDM 2019）	1 Gb 嵌入式，28 nm FDSOI	单元 0.036 µm²，−40~105°C 良率 >90%，保持 10 年@105°C，耐久 10¹⁰
TSMC（ISSCC 2020）	32 Mb 嵌入式，22 nm ULL CMOS	单元 0.0456 µm²，读取 10 ns，保持 10 年@150°C，耐久 10⁶@1Mb
Intel（IEDM 2019）	同一平台双版本（22 nm）	① eNVM（eFlash 替代，MCU）：MTJ 70–80 nm，保证保持；② L4 末级缓存：2 MB 阵列，MTJ ≤55 nm，写 20 ns / 读 4 ns，耐久 10¹²，保持仅 1 秒@110°C

Tohoku 的 Endoh（远藤）教授是 STT 先驱之一。Intel 的双版本演示 01:04:36 尤其有启发性：两个版本仅 MTJ 直径不同——直径小则更易翻转、写更快但保持差，体现"按应用裁剪 MTJ 尺寸"的设计思想（L4 缓存方向的失效率可由 ECC 纠错兜底）。

图：Tohoku 128Mb STT-MRAM 芯片照片与完整规格表（IEDM 2018）。

Samsung 1Gb 28nm FDSOI：良率、保持、耐久三要点与 MTJ 截面 — 图：Samsung 1Gb 28nm FDSOI（良率 / 保持 / 耐久三要点 + MTJ 截面，IEDM 2019）。

TSMC 32Mb 22nm ULL：die photo 与 MTJ 截面 — 图：TSMC 32Mb 22nm ULL（die photo + MTJ 截面，ISSCC 2020）。

Intel 2MB L4 cache 方向演示：eNVM 与 L4 的 MTJ 尺寸-可用写电流图 — 图：Intel 2MB L4 cache 方向演示——eNVM vs L4 的 MTJ 尺寸–可用写电流关系（IEDM 2019）。

24. 量产现状与两类应用规格（eFlash vs LLC） 01:06:04

量产现状：各大代工厂均已提供 STT-MRAM 商用工艺，主要在 22~28 nm：TSMC 16 Mb、Intel 54 Mb、Samsung Foundry 8 Mb、GlobalFoundries 40 Mb。相比 PCM / RRAM 只有部分公司提供，STT-MRAM 是"普遍可得"的嵌入式 eNVM。

STT-MRAM is in Mass Production：四大代工厂芯片照片 — 图："STT-MRAM is in Mass Production"——TSMC / Intel / Samsung / GlobalFoundries 四厂芯片照片。

两类应用规格的取舍 01:06:41：

应用定位	优化目标	代价	代表（节点 / 规格）
eFlash 替代（MCU、汽车级）	保持：150°C、数年~10 年以上	耐久仅 10⁵–10⁶（够 eFlash 用）	GF 22nm FDSOI（写 200ns、>20 年@150°C）；Intel 22nm FFL（on/off 2.8、MTJ 80×80nm、10 年@200°C）；TSMC 16nm FinFET；Samsung 28nm（10 年@105°C）
末级缓存（LLC）	速度与耐久	保持仅秒~分钟	GF 22nm（写 10ns、>10¹²、10s@125°C）；IBM 14nm FinFET（写 4ns、>10¹⁰、1min@85°C）；Intel 22nm FFL（写 20ns、10¹⁰、1s@110°C）

若做 LLC，还必须缩到 7nm 级先进节点——因为在相同节点下 STT-MRAM 的密度仅为 SRAM 的 2~3 倍。

eFlash 替代规格对比表：GF、Intel、TSMC、Samsung — 图：eFlash 替代规格对比表（GF / Intel / TSMC / Samsung，关键数据表）。

LLC 规格对比表：GF、IBM、Intel — 图：末级缓存（LLC）规格对比表（GF / IBM / Intel，关键数据表）。

25. 最新进展：16nm/14nm FinFET 与 7nm 路线图 01:08:04

TSMC @ISSCC 2024：16 nm FinFET 节点 STT-MRAM，MTJ 在 M4–M5 之间，位单元 0.0187 µm²，16 Mb macro、密度 16.5 Mb/mm²，读取 7.5 ns、写脉宽 20 ns，保持 1 min@125°C、耐久 1E12@25°C——典型 LLC 取向（TSMC 另有 eFlash 版本更早发表）。

Samsung @VLSI 2024：14 nm FinFET 128 Mb macro（7.157 mm²，91 MHz 读，0.60 V，17.88 Mb/mm²）。16 Mb 规格：−40~125°C、读 15 ns、写 100 ns、写能量 20 pJ/bit，耐久 1E12@−40°C 同时保持 10 年@150°C（读干扰 10 年@125°C，DPPM 1ppm）。

教授评价：这是他首次见到单一设计同时报告高耐久与高保持、兼顾 eFlash 与 LLC 两类规格，"令人惊讶"。前瞻：教授作为 IEDM TPC 审稿人透露，三星已有把 STT-MRAM 缩到 10nm/8nm 级的论文（当时未发表）；在三星 / TSMC 路线图上，该技术有望缩放到 7 nm 甚至更先进节点。

TSMC 16nm FinFET STT-MRAM：位元结构、3-fin pitch、32Mb tile 与规格对比表 — 图：TSMC 16nm FinFET STT-MRAM（位元结构、3-fin pitch、32Mb tile、规格对比表，ISSCC 2024）。

Samsung 14nm FinFET 128Mb：die photo、14nm 与 28nm 规格表、耐久-保持关系图 — 图：Samsung 14nm FinFET 128Mb（die photo、14nm vs 28nm 规格表、耐久–保持关系图，VLSI 2024）。

26. SOT-MRAM：第三代（研发中） 01:10:36

SOT = Spin-Orbit Torque（自旋轨道矩），尚无商用产品。三端器件：MTJ 自由层直接贴在一条重金属（heavy metal）SOT 沟道上——与 Field-MRAM 的区别在于写线与 MTJ 间无隔离、直接接触。

读写路径解耦：写电流只在重金属条中流动（经自旋霍尔 / 自旋轨道效应向自由层注入转矩，量子力学细节从略），不穿过 MgO → 消除 STT 的读干扰与写应力问题；读经 MTJ 进行（RWL/RBL 与 WWL/WBL 分开）。
速度优势：开关可快于 STT，低于 1 ns（STT 为几 ns）——唯一可能达到 SRAM 速度的存储候选。
三种类型（按磁化方向 vs 写电流方向）：Type X / Type Y / Type Z（Z 型为垂直 MTJ 贴在 SOT 金属上）。X 与 Z 型需外加磁场破缺对称性才能确定翻转方向；Y 型无需外场但更慢。

SOT-MRAM 三端单元（读写路径分离）与 X/Y/Z 三种类型示意 — 图：SOT-MRAM 三端单元（读 / 写路径解耦）与 X / Y / Z 三种类型示意，底注外场需求。

27. 无外场 Canted SOT 与超快开关 01:13:54

Canted（倾斜）SOT-MRAM（Tohoku 大学 Endoh 组提出）：让 MTJ 椭圆的硬轴与 SOT 金属条之间存在一个倾斜角 φ（canting angle）来破缺对称，从而无需外加磁场、仅靠 SOT 沟道电流方向即可双向翻转。

超快开关（Honjo et al., IEDM 2019）：φ=30° 的 canted SOT 器件在写脉宽低至 0.35 ns 时仍可靠开关（示波器测 FWHM 脉宽，约 ±800 mV），约 300 ps 量级开关已被演示。

SOT 现状汇总（Tohoku IEDM 2020 教程）：首次在 300mm 55nm CMOS 衬底上集成 SOT 器件——0.35 ns 无场开关、Δ=70（保持 >10 年）、TMR 167%、400°C 耐热 1h；SOT-MRAM 单元 10 ns 无场开关、ΔR=140%。对比 IMEC（VLSI 2019，MHM 钴，0.30 ns，Δ=48）。

关键短板：写电流密度仍太高——J_c@1ns 为 23.6 MA/cm²（Tohoku）~126 MA/cm²（IMEC），比 STT 目标（1 MA/cm²）高 20~100 倍，功耗过大。教授判断：目前看不到商业化优势；SOT 是唯一可能达到 SRAM 速度的存储候选，但写电流 / 功耗仍比 SRAM 高几个数量级。

芯片演示（VLSI 2020）：4 kB SOT-MRAM，55nm CMOS，SOT 器件 88×315 nm 椭圆 + 15° canting，2T-1SOT 单元（1.42×3.675 µm，很大），1.2 V，读 90 MHz / 写 60 MHz——演示性质，速度并不亮眼。

Canted SOT 结构：canting angle 破缺对称与 SOT/CMOS 集成剖面 — 图：无外场 Canted SOT-MRAM 结构（canting angle 破缺对称、SOT/CMOS 集成剖面）。

0.35ns 超快开关测量：开关概率对电压，6 种脉宽 — 图：0.35 ns 超快开关测量（开关概率 vs 电压，6 种脉宽）。

SOT-MRAM 汇总对比表：This work、IMEC、TU 的 TMR、Jc、tw、Δ 等 — 图：Summary of SOT-MRAM 对比表（This work / IMEC / TU；J_c 仍高达 20–100 MA/cm²）。

4kB SOT-MRAM 芯片照片与规格表（2T-1SOT、15 度 canting） — 图：4kB SOT-MRAM 芯片演示（2T-1SOT 单元、15° canting，VLSI 2020）。

28. 本讲总结页（幻灯片 53） 01:16:27

Field-MRAM 存在电流缩放难题，因此 STT-MRAM 更具吸引力。
STT 的根本权衡在于开关电流密度 vs 热稳定性。
对 STT 而言，垂直 MTJ 因更好的可缩放性、更利于处理上述权衡而更有吸引力。
STT-MRAM 已被定位为 eFlash 替代（用于 MCU），并朝高保持方向工程化。
STT-MRAM 理论耐久极长，因此也适合末级缓存；从密度角度看，做 LLC 必须缩放到 7nm 等先进节点（因为同一节点下相对 SRAM 只有 2~3 倍密度优势）。
STT-MRAM 日趋成熟：Samsung、TSMC、GlobalFoundries、Intel 等代工厂已在 28nm/22nm 提供商用工艺，并有缩放到 16nm/14nm 及以后的路径。
SOT-MRAM 是追求高速（亚纳秒）时的下一代平台，但写电流 / 能量仍太高、尚不实用。

口头补充 01:15:52：SOT 是唯一可能达到 SRAM 速度的存储候选，但其写电流 / 功耗仍比 SRAM 高几个数量级。

本讲要点总结

MTJ = 自由层 / MgO 隧穿势垒（~1 nm）/ 钉扎层三明治结构：磁化平行为低阻、反平行为高阻，物理根源是自旋相关量子隧穿（DOS 不对称），与电阻型存储器的结构变化机理本质不同。
TMR = (R_AP−R_P)/R_P；TMR=100% 仅相当于 on/off 比 2。商用典型 TMR 100–200%（on/off 2~3），读出窗口在各类存储器中最小，灵敏放大器设计困难。
从 Al₂O₃（TMR~20%）到 MgO 势垒（140–220%，个例 604%）是决定性材料突破；MgO 体系由理论（2001）预言、实验（2004）证实，是"理论先行"的典范。
Field-MRAM（第一代）靠写字线磁场写入，存在半选干扰（astroid 边界）且写电流 ∝ 1/Volume——IBM 16Mb 写电流高达 80 mA，越缩越大，因此从未起飞；Toggle MRAM（45° 硬轴 + 时序写入）只解决半选、不解决电流缩放。
STT-MRAM（第二代，主流）电流直接流经 MTJ、自旋转移矩写入：I_sw ∝ Volume、1T1R 无半选、单元 6F²、写电流 <100 µA；AP→P 靠透射电子、P→AP 靠反射电子，两方向不对称。
STT 开关动力学由 LLG 方程描述：几 ns 以下为进动区（电流指数上升），~10 ns 以上为热激活区；开关本质是概率性的（BER 随写电压指数下降），先进 J_c0 目标 1–2 MA/cm²（现实多为 4–6 MA/cm²）。
根本权衡：写电流密度 J_c0 vs 热稳定性 Δ（=E_a/k_BT，设计目标 40~60）；品质因数 J_c0/Δ 越小越好；耐久受 MgO 介质击穿（TDDB）限制，用 E / 1-E 模型外推可达 10¹⁰⁺~10¹⁶ 次。
垂直磁化 p-MTJ 已全面取代面内 i-MTJ：可用圆形单元（<20 nm）、缩放好，且翻转路径与热激活路径一致、开关更高效。
STT-MRAM 已在 22~28 nm 普遍量产（TSMC / Intel / Samsung / GF），是"普遍可得"的嵌入式 eNVM；两类规格按应用裁剪——eFlash 替代重保持（10 年@150°C、耐久 10⁵⁻⁶）、LLC 重速度耐久（写 4~20 ns、10¹⁰⁻¹²、保持仅秒~分钟）。
最新进展：TSMC 16nm、Samsung 14nm FinFET（VLSI 2024 首次同时报告耐久 1E12 与保持 10 年@150°C）；路线图有望缩放到 7 nm 甚至更先进节点——做 LLC 必须如此，因为同节点密度仅为 SRAM 的 2~3 倍。
SOT-MRAM（第三代）三端结构、读写路径解耦，开关可低于 1 ns（0.35 ns 已演示），是唯一可能达到 SRAM 速度的候选；Canted SOT 通过倾斜角破缺对称实现无外场写入。
SOT 的关键短板是写电流密度仍高达 20~126 MA/cm²（比 STT 目标高 20~100 倍），功耗过大，目前尚无商业化优势。

术语表

英文术语	中文	解释
MRAM (Magnetoresistive RAM)	磁阻随机存储器	利用 MTJ 高低阻态存储数据的非易失存储器
MTJ (Magnetic Tunnel Junction)	磁性隧道结	铁磁层/隧穿氧化层/铁磁层三明治结构，MRAM 的基本存储元件
Free layer	自由层	磁化方向可被写操作翻转的铁磁层，存储数据
Pinned (reference) layer	钉扎（参考）层	磁化方向被固定的铁磁层，作为读出参考
Tunnel oxide barrier (MgO)	隧穿氧化物势垒（氧化镁）	约 1nm 厚的绝缘层，电子量子隧穿通道，决定电阻与 TMR
SAF (Synthetic Anti-Ferromagnet)	合成反铁磁层	CoFeB/Ru/CoFe 等组合结构，用于钉死参考层、对外场免疫
CoFeB	钴铁硼	MTJ 电极的典型铁磁材料
TMR (Tunneling Magneto-Resistance)	隧穿磁阻比	(R_AP−R_P)/R_P；100% 对应 on/off 比 2，商用典型 100–200%
Parallel / Antiparallel (P/AP)	平行/反平行态	两磁层磁化同向（低阻）/反向（高阻）的两个存储状态
Spin-dependent tunneling	自旋相关隧穿	隧穿电流取决于两侧同自旋可用态密度的量子效应
DOS (Density of States)	态密度	单位能量内的电子态数；磁性材料自旋上/下 DOS 不对称
Field-MRAM	磁场写入式 MRAM	第一代：写字线电流产生磁场翻转自由层，电流不可缩放
Half-select disturbance	半选干扰	同行/列未选单元感受部分写入场而被误扰的问题
Astroid curve	星形线（开关边界）	H_x^2/3+H_y^2/3=H_i^2/3，磁场写入的开关阈值曲线
Toggle MRAM	翻转式 MRAM	硬轴转 45° 并用 i1/i2 时序逐步翻转、抑制半选的改进方案
STT (Spin-Transfer Torque)	自旋转移矩	自旋极化电流向磁化传递角动量、用电流直接写入的机理
Precession	进动	磁化矢量绕有效场旋转的运动；电流加大幅度直至翻转
Damping	阻尼	使进动衰减回稳的"摩擦"转矩；STT 相当于负阻尼
LLG equation	LLG 方程	Landau–Lifshitz–Gilbert（含 Slonczewski 项）磁化动力学方程
J_c0 (critical switching current density)	临界写电流密度	触发 STT 翻转的阈值电流密度，先进目标 1–2 MA/cm²
Thermal stability factor Δ	热稳定性因子	Δ=E_a/k_BT，决定保持力，典型设计 40–60
Figure of merit J_c0/Δ	品质因数	写电流密度与热稳定性之比，越小越好
Retention	数据保持	断电后数据保存时间，用 Arrhenius 外推（如 10 年@85°C）
Endurance	写耐久	可擦写循环数，受 MgO 介质击穿（TDDB）限制
TDDB (Time-Dependent Dielectric Breakdown)	时变介质击穿	介质在长期电应力下击穿；E 模型/1-E 模型用于寿命外推
BER (Bit Error Rate)	误码率	写操作失败概率；因热扰动 STT 开关具有随机性
i-MTJ / p-MTJ (in-plane / perpendicular MTJ)	面内/垂直磁化 MTJ	磁化在膜面内/垂直膜面；p-MTJ 可用圆形单元、缩放更好，为业界主流
Shape anisotropy	形状各向异性	由元件形状（长宽比）决定的磁易轴取向来源
eFlash replacement / eNVM	嵌入式闪存替代 / 嵌入式非易失存储	STT-MRAM 主要商用定位（MCU、汽车级，重保持轻耐久）
LLC (Last Level Cache)	末级缓存	STT/SOT-MRAM 的高速应用方向（重速度/耐久，保持仅秒~分钟）
1T1R	一晶体管一电阻单元	STT-MRAM 阵列结构，晶体管隔离消除半选/潜行电流
SOT (Spin-Orbit Torque)	自旋轨道矩	第三代机理：重金属沟道电流经自旋轨道效应翻转相邻自由层
Heavy metal (SOT channel)	重金属（SOT 沟道）	与自由层直接接触的写电流通道（强自旋轨道耦合材料）
Canted SOT / canting angle	倾斜式 SOT / 倾斜角	让 MTJ 易轴与 SOT 沟道成角度以破缺对称、实现无外场写入
Type X/Y/Z SOT	X/Y/Z 型 SOT	按磁化与写电流方向关系分类；X/Z 需外场，Y 无场但慢
FDSOI / FinFET / ULL	全耗尽绝缘体上硅 / 鳍式晶体管 / 超低漏电工艺	各代工厂 STT-MRAM 所嵌入的逻辑平台
W/L (transistor drivability)	晶体管宽长比（驱动能力）	决定可提供的写电流；缩放使所需 W/L 从 10F 降到 4F