Lecture 12：铁电存储器 — ECE 6465 课程笔记

1. 引言与本讲大纲：本课程最后一讲 00:00:03

本讲是 ECE 6465 全课程的最后一讲，主题为铁电存储器（Ferroelectric Memory）——当前新兴非易失存储中的研究热点。Yu 教授按三部分展开（幻灯片日期 2024-12-03，共 45 页）：① 偶极子与极化的简要复习（A Brief Review of Dipole and Polarization）；② 铁电材料概览（Ferroelectrics Materials Overview）；③ 铁电存储器件（Ferroelectric Memory：FeRAM vs. FeFET）。

本讲 Outline：偶极与极化复习、铁电材料概览、FeRAM 与 FeFET — 图：本讲大纲——偶极/极化复习、铁电材料概览、铁电存储器件（FeRAM vs FeFET）。

2. 偶极子与极化复习：P 就是表面电荷密度 00:00:39

偶极子是正负电荷的位移分离，偶极矩 p = q·s（或 p = Q·d），方向由负电荷指向正电荷。材料内部存在大量偶极子，外加电场使其沿场排列；宏观极化强度定义为单位体积的偶极矩之和：P = N·p = N·Q·d（N 为单位体积偶极子数）。在线性（普通）电介质中极化正比于外场：P = χ_e·ε₀·E，χ_e 为电极化率。

P 的物理含义是表面电荷密度（单位如 µC/cm²）：材料内部相邻偶极子的正负电荷相互抵消，只在上下两个表面留下净束缚电荷，σ_p = ±P（推导：σ = −QNAd/A = −NQd = −P）。位移场则为 D = ε₀·E + P = ε₀(1 + χ_e)E = ε·E——不同材料的相对介电常数（k 值）由此而来。

为什么要先复习这个：极化 ↔ 表面电荷的对应关系是本讲后面一切器件物理的基础——FeRAM 的读出开关电流、FeFET 的阈值电压调制，本质上都是表面束缚电荷在起作用。

偶极矩定义 p=Qd、极化强度 P=NQd 公式与偶极子受场排列示意 — 图：偶极矩定义、P = NQd 公式与偶极子受电场排列的示意。

材料内部偶极电荷相互抵消、两表面出现 ±P 净表面电荷 — 图：材料内部电荷抵消、仅两个表面出现 ±P 净表面电荷的示意。

表面电荷密度推导 σ=−NQd=−P 与位移场 D=ε0E+P=εE — 图：表面电荷密度推导 σ = −NQd = −P 与位移场 D = ε₀E + P = εE。

3. 电介质分类与铁电性定义 00:04:45

电介质材料构成嵌套分类：Dielectrics（电介质）⊃ Piezoelectrics（压电体，机械应力致极化）⊃ Pyroelectrics（热释电体，温度梯度致极化）⊃ Ferroelectrics（铁电体，电学）。铁电体是其中最特殊的子集。

铁电性定义（幻灯片原文）："Spontaneous polarization that can be reversed by electric field"——具有自发极化，且该极化可被电场反转。与普通电介质的本质区别：普通电介质撤场后偶极子自发随机化、净表面电荷归零；铁电体撤场后偶极子保持取向，存在永久表面电荷——这正是它能用作非易失存储的原因：两个极化方向 = 数据 0/1。

介电/压电/热释电/铁电嵌套椭圆分类图与铁电电容两种剩余极化态示意 — 图：介电 ⊃ 压电 ⊃ 热释电 ⊃ 铁电嵌套分类，以及铁电电容的两种剩余极化态（数据 0/1）。

4. Landau-Ginzburg-Devonshire（LGD）唯象理论 00:07:48

铁电相变可用 LGD 唯象理论描述。Gibbs 自由能对极化 P 作幂级数展开：G = (α/2)P² + (β/4)P⁴ + (ζ/6)P⁶ − EP，其中 α = α₀(T − T₀)。对 P 求导取极值 ∂G/∂P = 0，得 E = αP + βP³ + ζP⁵。

居里温度 T_c：T > T_c 时 α > 0，自由能呈单阱——顺电相（paraelectric），高温热扰动使偶极子无法保持取向；T < T_c 时 α < 0，自由能出现双势阱（double well），两个能量极小点对应两个稳定极化态，分别存数据 1 和 0。
对能量求一阶导得 P-E 回线；若强制 P 连续则得到单值 S 曲线，其负斜率区对应负微分电容（Negative Differential Capacitance, NDC）。
再求一阶导（dP/dE）即得 C-V 曲线，呈双峰形状。

讲者提醒：LGD 模型严格只适用于单畴情形（整个材料像一个大偶极子同步翻转）。实际材料是多畴的、各畴的临界场存在分散，因此实测 P-E 转变是渐变而非理论预言的陡变，Ec 定义为分布的中心。

LGD 自由能展开公式、双势阱能量曲线与 P-E 回线（含 NDC 标注） — 图：LGD 公式、双势阱自由能曲线与 P-E 回线（含负微分电容 NDC 标注）。

教授板书注释版：自由能到 P-E 回线再到 C-V 双峰的逐级求导关系 — 图：教授板书标注版——能量曲线 → P-E 回线 → C-V 双峰的逐级求导链。

5. PUND 方法测量 P-E 回线：Ps / Pr / Ec 00:14:38

P-E 回线的标准实验测法是 PUND（Positive-Up-Negative-Down）：在两端铁电电容上施加双正三角波 + 双负三角波，测量瞬态电流并对电流积分得到电荷（即极化）：∫I·dt = Q。

流过电容的瞬态电流包含两个分量：① 普通电容充放电的位移电流；② 偶极子翻转产生的真实铁电开关电流。第一次正扫（P 脉冲）同时含开关电流 + 位移电流；第二次正扫（U 脉冲）时器件已翻转完毕、只剩位移电流——两者相减即得纯开关分量，从而扣除普通电容贡献、得到真实的 P-E 回线。

三个关键参数（幻灯片原文定义，必须准确记忆）：Ps = Saturation Polarization（饱和极化，所有偶极子同向时的最大表面电荷密度）；Pr = Remnant Polarization @ E=0（零场剩余极化）；Ec = Coercive Field @ P=0（矫顽场）。实测转变之所以平缓，是因为不同偶极子/畴的 Ec 存在分布（spread）。

PUND 测量波形（电场-时间与电流响应）与 P-E 回线上 Ps/Pr/Ec 的标注 — 图：PUND 波形（电场-时间、电流响应）与 P-E 回线上 Ps / Pr / Ec 的标注。

注释版：∫Idt=Q，开关电流与普通电容位移电流的区分 — 图：注释版——∫I·dt = Q，铁电开关电流 vs 普通电容位移电流的区分。

6. 小信号 C-V 双峰：判定铁电性的第二判据 00:22:16

第二种表征手段是小信号 C-V：每步施加 DC 偏压并叠加小幅 AC 信号测小信号电容。铁电体的 C-V 曲线呈双峰（在 ±V 两侧各一个峰），峰位对应矫顽场（分布中心）；而普通电介质的 C-V 是一条平坦直线。

实验判据总结：PUND 测得回滞回线 + 小信号 C-V 双峰，两者齐备才可断定器件具有铁电性。这也正是后文 Qimonda 当年偶然发现 HfO₂ 铁电性的线索——他们先在 C-V 中看到了双峰。

实验 C-V 双峰曲线，-10V 到 10V 与 10V 到 -10V 双向扫描 — 图：实验 C-V 双峰曲线（−10 V→10 V 与 10 V→−10 V 双向扫描）。

7. PZT 材料、畴切换与概念辨析 00:24:03

经典铁电材料是 PZT（Lead Zirconate Titanate，锆钛酸铅）Pb(Zr_xTi_1-x)O₃，具有钙钛矿（perovskite）晶体结构。其铁电起源：单胞中某原子（Zr/Ti）位置偏离对称平面（偏上或偏下），离子键合产生内建偶极，原子位移方向决定偶极方向——因此铁电材料必须是晶态且非中心对称的。

实际的极化切换并非均匀同步，而遵循形核-长大（Nucleation and Growth）模型：Stage-I 形核 → Stage-II 正向生长 → Stage-III 侧向生长 → 畴反转完成。部分畴先翻转形成形核点，电压继续加大后全部翻转。

概念辨析（讲者特别强调）：dipole（偶极子）与 domain（畴）是电学概念——畴是一组同步翻转的偶极子；grain（晶粒）是结构概念——TEM/SEM 下可见晶界分隔的区域。畴与晶粒可能相关，但是否一一对应仍有争议、尚未完全弄清。

PZT 双势阱、立方/四方相单胞、畴切换回线与 PFM 相位/幅值实验图 — 图：PZT 双势阱、立方/四方相单胞、畴切换回线与 PFM 实验图（Y. Kim, Nano Letters 2010）。

铁电切换形核-长大模型四阶段示意图 — 图：铁电切换的形核-长大（Nucleation and Growth）四阶段示意。

8. PZT vs 铁电 HfO₂：为何 HfO₂ 大热 00:29:28

两类材料的共同点：Pr 都大（20–30 µC/cm²），居里温度都高（>300°C）。关键差异如下表（幻灯片数值，引自 U. Schroeder, VLSI Short Course 2020）：

参数	PZT（钙钛矿结构）	铁电 HfO₂（正交相）
相对介电常数 ε_r	约 300–800（超高 k）	约 30–40
矫顽场 Ec	约 30–200 kV/cm（低）	约 1 MV/cm（高）
剩余极化 Pr	20–30 µC/cm²	20–30 µC/cm²
可微缩性	受限 >70 nm（dead layer、去极化效应）	可微缩至 <5 nm

为什么 Ec 低反而不利于微缩：E = V/厚度。PZT 的 Ec 太低，若要维持足够的开关电压（如 ~1 V 而不是 0.1 V，否则保持特性与抗扰度不足），就必须把膜做得很厚——因此 PZT 不利于微缩；HfO₂ 的 Ec 高一个量级，做成超薄膜也能维持铁电特性。

工业意义：HfO₂ 早已用于 ≤28/32 nm 逻辑工艺的 high-k 金属栅（HKMG），晶圆厂工艺极为成熟——这是 HfO₂ 铁电近年大热的根本原因。但要注意区分：逻辑 high-k 栅介质中的 HfO₂ 必须是非晶态；铁电应用中的 HfO₂ 必须是晶态且为正交相（O 相）。

PZT 与铁电 HfO2 晶体结构与 εr/Ec/微缩极限参数对比 — 图：PZT vs FE-HfO₂——晶体结构与 ε_r/Ec/微缩极限参数对比（U. Schroeder, VLSI Short Course 2020）。

9. HfO₂ 铁电相（M/T/O）与发现历史 00:31:45

HfO₂ 是多晶相材料，存在三个关键相：单斜相 M（monoclinic）——中心对称、非铁电、对应普通介电行为；四方相 T（tetragonal）——对应反铁电（AFE）行为；正交相 O（orthorhombic）——非中心对称、有内建偶极，是真正的铁电相。自然生长倾向于自由能更低的 M 相，O 相能量较高、需特殊工艺诱导——这也是 HfO₂ 铁电性长期未被发现的原因。

发现历史：约 2006 年，德国 DRAM 公司 Qimonda 为 DRAM 电容寻找更高 k 的介质，向 HfO₂ 掺 Si/Al 等并高温退火（数百至 1000°C），意外在 C-V 测量中观察到双峰、意识到可能是铁电性，但未发表。公司 2009–2010 年破产后，研究人员转入德国政府资助的 NamLab，并于 2011 年在 APL 与 IEDM 首次发表 Si 掺杂 HfO₂ 的铁电性——自此引发数以千计论文的研究热潮。

XRD（X 射线衍射）可定量各相比例：随 Si 掺杂浓度变化，约 3–4 cat% Si 时 O 相占比最高、Pr 最大（峰值 ~15 µC/cm² 量级）；掺杂过低偏 M 相（介电行为，P-E 近直线），过高偏 T 相（反铁电行为）。

反铁电（AFE）行为：高压下能开关出极化，但零压下 Pr = 0（回线呈掐腰双蝶形），不能直接做非易失存储。工程挑战就是调控工艺让 O 相成为主相。

Si 掺杂浓度对 Pr、k 值与 XRD 相比例的影响三联图，以及 M/O/T 晶格与介电/铁电/反铁电三种回线对照 — 图：Si 掺杂浓度 vs Pr / k 值 / XRD 相比例三联图，以及 M/O/T 三相晶格与介电/铁电/反铁电三种回线对照。

10. 掺杂 HfO₂ 家族与耐久行为（wake-up / fatigue） 00:40:14

可诱导铁电性的掺杂剂家族包括：HfZrO₂（HZO，Zr 掺杂）、Si、Al、Gd、Y、Sr、La（纯 HfO₂ 经工程化也可呈铁电）。P-E 数据横轴可达 ±4 MV/cm，纵轴可达 ±40~50 µC/cm²（J. Müller, NVMST 2014）。工业界主选 Si 和 Zr 两种掺杂（产线本来就有这两种元素）；学术界则探索更多体系。

耐久行为呈两阶段 00:41:02：循环初期，2Pr 窗口（正负 Pr 之差，即记忆窗口）反而增大——wake-up（唤醒）效应；循环到一定次数后窗口衰减——fatigue（疲劳）。高温会加速疲劳。

机理（广为接受的解释，仍在研究中）——一切围绕氧空位的产生、迁移与钉扎：初始器件相混合，界面/表面的氧空位电荷钉扎部分偶极子使其不响应外场（Pr 偏小）→ 循环中氧空位在电场作用下迁移、钉扎解除，全部偶极子均可翻转（wake-up，Pr 增大）→ 持续电应力产生更多氧空位、聚集到体内重新钉扎偶极子（fatigue，Pr 下降）。

耐久-Pr 折中 00:44:44：纯电容测试的最好成绩为 1E11~1E12 次循环（甚至 >1E12）。Pr 小（每次轻翻）可循环更多次；Pr 大（强电压全翻）产生更多氧空位、寿命更短。

掺杂 HfO2 家族九宫格 P-E 回线：HfZrO2/Si/Al/Gd/Y/Sr/La 等 — 图：掺杂 HfO₂ 家族九宫格 P-E 回线（HfZrO₂ / Si / Al / Gd / Y / Sr / La 等）。

Sr 掺杂 HfO2 的 wake-up 到 fatigue 耐久曲线、电流-场峰演化与温度加速疲劳数据 — 图：Sr:HfO₂ 的 wake-up → fatigue 耐久曲线、电流-场峰演化与温度加速疲劳数据。

耐久退化机制示意：Pristine/Woken-up/Fatigued 三阶段氧空位分布与偶极钉扎 — 图：耐久退化机制三阶段——Pristine / Woken-up / Fatigued 的氧空位分布与偶极钉扎。

耐久与 Pr 折中散点图：2.3 MV/cm 场循环下各掺杂体系击穿循环数 vs Pr — 图：耐久-Pr 折中散点图（2.3 MV/cm 场循环；各掺杂体系击穿循环数 vs Pr，报道值 1E11~1E12）。

11. 可靠性三效应：Fatigue / Retention / Imprint 00:45:40

铁电器件存在三种可靠性退化：

Fatigue（疲劳）：循环导致 2Pr 窗口永久性减小（即耐久问题）。
Retention loss（保持损失）：不循环、随时间 Pr 自发减小。
Imprint（印记）——铁电特有：回线沿电压轴水平平移。幻灯片原文定义："the shift of the hysteresis characteristics along the voltage axis and the loss of the remanent polarization state opposite to the built one"。已写入的状态本身仍在，但读/写相反状态时的裕度（margin）下降——写 1 态后 0 态裕度受损，反之亦然。

幻灯片表格归纳了各机制对 P-V 回线与阵列的影响：Thermal depolarization（0/1 裕度均降）、Imprint "0"（1-margin 受损）、Imprint "1"（0-margin 受损）、Wake-up（裕度升）、Fatigue（0-margin 降）、Ferroelectric Leakage（信号被漏电淹没）。

Fatigue/Imprint/Retention Loss 三种回线退化示意与机制-影响汇总表 — 图：Fatigue / Imprint / Retention Loss 三种回线退化示意 + 机制-影响汇总表。

12. 两种铁电器件：FeFET 与 FeRAM 00:47:42

FeFET（铁电场效应晶体管）：就是把 MOSFET 的栅介质换成铁电层（如铁电 HfO₂）。偶极向下 → 在沟道感应反型电荷、低 V_T；偶极向上 → 沟道趋于积累、高 V_T。I_D-V_G 曲线呈回滞，沟道典型为 n 型（nFET）。一个晶体管就是一个存储单元（1T）。

回线方向判据（讲者强调，是区分两种机制的关键）：FeFET 中正高压使 V_T 降低，扫压回线为逆时针（counterclockwise）；而电荷俘获型 Flash 中正高压注入电子使 V_T 升高，回线为顺时针——方向恰好相反。因此 program/erase 的定义也相反：Flash 的 program = 注入电子、升 V_T；FeFET 的 program = 偶极向下、降 V_T。

FeRAM：1T1C 结构（与 DRAM 相同，但电容为铁电电容，接在存取晶体管漏端）。读出原理：对板线施加正压——若偶极已向下，则无翻转、只有小的位移电流；若偶极向上，则发生翻转、产生额外的开关电流（大电流）——以电流大小区分两个状态。

FeFET 与 FeRAM 器件结构及各自读出特性：ID-VG 回滞与板线开关电流峰 — 图：FeFET 与 FeRAM 器件结构 + 各自读出特性（I_D-V_G 回滞 / 板线开关电流峰）。

13. FeRAM 商用历史与定位（vs NOR Flash / DRAM） 00:52:37

FeRAM 发现很早、已经商用，但全部基于 PZT 老一代材料。厂商多为日系（Matsushita、Toshiba、Fujitsu、Sony 等），美国有 TI（至今有产品）与 Ramtron/Cypress（Cypress 后被 Infineon 收购；教授口误说成 NXP，幻灯片趋势图中列 Ramtron/Matsushita/Fujitsu 为量产方）。密度低（最多 ~Mb 级，1–2 Mb 典型），定位低成本场景：酒店房卡、公交卡、电话卡等（如 Sony Felica 卡）。

FeRAM vs NOR Flash 参数对比 00:54:03（幻灯片数值）：

参数	Cypress FeRAM	Fujitsu FeRAM	2D NOR Flash
保持	>10 年	>10 年	>10 年
读时间	<100 ns	110 ns	<120 ns
写时间	<100 ns	180 ns	10 µs (P) / 100 ms (E)
写电压	1.8–3.6 V	3.3 V	12 V
耐久	1E15	1E12	1E5
写能量	~10 fJ	—	~10 pJ

结论：FeRAM 写得更快（电场致开关 vs 沟道热电子注入）、电压低、能量低、耐久高，在低密度场景比 NOR Flash 有竞争力；但密度比不过 NAND。

FeRAM vs DRAM 对比 00:55:40：

对比项	DRAM	FeRAM（PZT 基）
单元结构	1T1C	1T1C（铁电电容）
读取	破坏性读取	破坏性读取
易失性	易失，需 ~64 ms 刷新	非易失，无需刷新
微缩	<20 nm	130 nm（3D 结构可到 65 nm）
写回	感测放大器内建完成	需更显式的时序操作

FeRAM 发展趋势图：1980-2010 各厂论文与量产芯片，Felica 卡照片 — 图：FeRAM 商用历史趋势图（1980–2010 各厂论文/量产芯片，Sony Felica 卡应用）。

FeRAM 与 NOR Flash 参数对比表 — 图：FeRAM vs NOR Flash 参数对比表（Cypress / Fujitsu / 2D NOR）。

DRAM 与 FeRAM 的 1T1C 电路与特性对照表 — 图：DRAM vs FeRAM——1T1C 电路与特性对照。

14. FeRAM 读时序与破坏性读取 00:56:39

破坏性读取（Destructive Read）：读数据 1 必须把板线（PL）加到与写电压相同的幅度，迫使器件从 1 态翻到 0 态产生开关电流（位线 BL 从 0 被充起，由感测放大器检测），读完必须反转板线/位线极性显式写回（write-back）。

时序要点：字线 WL 开启；BL 初始为 0（区别于 DRAM 的半 VDD 预充）；前半周期 PL 拉高完成读出，后半周期 BL 拉高、PL 拉低形成反向电压完成写回。写操作直接按时序在 BL/PL 间切换极性即可（教授略过细节）。

关键缺点：每次读都消耗一次循环耐久。课堂估算：耐久 1E12 次、读延迟 ~100 ns，若时钟每个周期都读，总寿命 = 1E12 × 100 ns = 1E5 秒 ≈ 1 天。对刷卡类低频应用足够，对高频读场景完全不可行——这就是 FeRAM 对耐久性要求极高的根源。

FeRAM 读原理：回线工作点 A/B/C/D、读 1 与读 0 电流波形，以及 WL/BL/PL 完整读-写回时序图 — 图：FeRAM 读原理（回线工作点 A/B/C/D、读 1/读 0 电流波形）与 WL/BL/PL 完整读-写回时序图。

15. HfO₂ 基 FeRAM 进展①：Sony 64 kb HZO FeRAM 01:02:13

Sony 64 kb HZO FeRAM（VLSI 2020，130 nm 工艺）：1T1C 结构、M1 金属层上的平面 MFM 电容；写电压 2.5 V、写延迟 14 ns、保持 85°C 下 >100 min、耐久 >1E11。对比表中 FeFET 为 4.2 V / 20 ns / 1E5，PZT FeRAM 为 4.0 V / 100 ns / 1E11——HZO FeRAM 综合占优。

展望：要微缩到 28 nm 等更先进节点，必须像 DRAM 一样改用圆柱（cylinder）电容，以保证足够的电容表面积/开关电荷。

Sony 64 kb HZO FeRAM：器件对比表、TEM、工艺流程与平面到圆柱电容微缩示意 — 图：Sony 64 kb HZO FeRAM（VLSI 2020）——器件对比表、TEM、工艺流程与平面 → 圆柱电容微缩示意。

16. 进展②：Intel 3D 可堆叠 1TnC FeRAM 01:04:18

Intel 3D 可堆叠 1TnC FeRAM（IEDM 2022）：1 个晶体管 + 侧壁上垂直堆叠 4 个电容（4F AFE HZO 电容），采用反铁电（Zr 富 HZO）来改善耐久（读写耐久 ~1E12 量级数据）。目标是与先进逻辑平台兼容（推测为 Intel 7 级别，而非 130 nm 老工艺）。

Intel 3D 1TnC FeRAM：4 个 AFE HZO 电容 TEM/EDX、读写耐久与保持数据 — 图：Intel 3D 1TnC FeRAM（IEDM 2022）——4F AFE HZO 电容 TEM/EDX、读写耐久与保持数据。

17. 进展③：Micron 32 Gb FeRAM（NVDRAM） 01:06:02

Micron 32 Gb FeRAM（IEDM 2023）是去年 IEDM 的重磅发布，被命名为 NVDRAM。密度与当年 DDR5 DRAM 单 die 相当；面密度 0.45 Gb/mm²，高于 1β 节点 DRAM。采用 DRAM 类工艺：CMOS 位于阵列下方，两层 1T1C 阵列（layer-by-layer 集成，并非 3D NAND 式低成本堆叠），48 nm pitch、4F² 单元，垂直多晶硅存取晶体管 + 圆柱 HZO 电容。

用多晶硅的原因：BEOL 金属层上方无法再生长单晶硅（单晶生长需 ~1000°C，会熔化金属）。多晶硅漏电 ~pA 级对 DRAM 不够（保持要求 fA 级），但铁电是非易失的、不怕漏电，多晶硅就够用——这是铁电电容相对 DRAM 电容的架构红利。

时序对比（幻灯片表，LPDDR5 vs NVDRAM）：

时序参数	LPDDR5（DRAM）	NVDRAM（FeRAM）
tRC（行周期）	60 ns	185 ns
tRCD	18 ns	85 ns
tWR（写恢复）	34 ns	10 ns（写反而更快）
tRP	18 ns	80 ns
tAA	22 ns	26 ns

读周期偏慢的根因（教授向 Micron 求证属实）：FeRAM 读取必须把整条板线/位线摆动到全 VDD = 1.8 V；而 LPDDR5 的 VDD ≈ 1.1 V 且采用半 VDD 预充、只需摆动 0.55 V——RC 充电摆幅相差 >3 倍，指数充电尾使实际延迟差大于 3 倍。要快就得降电压，但 FeRAM 本质上必须摆全 VDD。

可靠性细节（IRPS 2024） 01:12:20：峰值 2Pr ≈ 64 µC/cm²（T=35°C、V_max=1.5 V，循环到 1E13 量级仍有有效 2Pr）；激活能 E_a = 1.2 ± 0.1 eV；55°C 下外推 10 年保持（投影值，非实测）。三类存储对比：

指标	DRAM	NAND	NVDRAM
耐久	>1E15	1E3–1E5	>1E15（读写）
保持	秒级（需刷新）	5 年 @55°C	10 年 @55°C

NVDRAM 尚未达到 85°C 标准非易失指标，但已相当可观。

Micron 32 Gb FeRAM：双层 1T1C 架构、48 nm pitch、多晶硅字线 TEM 与 LPDDR5 时序对比表 — 图：Micron 32 Gb FeRAM（IEDM 2023）——双层 1T1C 架构、48 nm pitch、多晶硅 WL TEM 与 LPDDR5 时序对比表。

Micron IRPS 2024 可靠性：感测裕度分布、2Pr-循环曲线、温度外推与 DRAM/NAND/NVDRAM 对比表 — 图：Micron IRPS 2024 可靠性数据——感测裕度分布、2Pr-循环曲线、温度外推与 DRAM/NAND/NVDRAM 对比表。

18. FeFET：GlobalFoundries 28 nm 与 22 nm 平台 01:13:01

GlobalFoundries（GF）是 FeFET 的先驱（与 NamLab 地缘相近获得技术），在 28 nm HKMG 平台集成 Si:HfO₂ 栅介质，栅叠层为 Poly-Si / TiN / Si:HfO₂ / SiON(IF) / Si。

材料选择的工艺温度逻辑：Si 掺杂 HfO₂ 需 ~900°C 退火结晶 → 适合 FEOL（前道本来就有高温掺杂激活步骤）；HZO（Zr 掺杂）退火仅需 ~400°C → 适合 BEOL（Micron 的 FeRAM 电容堆在后道金属层之上、不能耐高温）。GF 选 Si:HfO₂ 是为 FEOL 兼容、Micron 选 HZO 是为 BEOL 兼容——纯粹是工艺温度预算的考量。

GF 28 nm FeFET（M. Trentzsch, IEDM 2016）：P-E 回线 ±30 µC/cm²；64 kb 演示阵列；Program/Erase ±4.5 V、<500 ns；读 <25 ns；耐久仅 1E5 次（远低于 FeRAM 的 1E12）。GF 已提供 28 nm FeFET 风险量产（教授课题组与 GF 合作流片）。

GF 22 nm FDSOI（S. Dünkel, IEDM 2017） 01:15:45：器件 W×L = 80 nm × 20 nm，记忆窗口 MW = 1.5 V；32 Mb 测试芯片；P/E ±4.2 V、10 ns；读 50 ns；耐久仍 ~1E5；250°C 烘烤 7 天两态电流仍可区分。

GF 28 nm HKMG FeFET 的 TEM、栅叠层、P-E 回线与 ID-VG/耐久/保持数据 — 图：GF 28 nm HKMG FeFET（IEDM 2016）——TEM、栅叠层、P-E 回线与 I_D-V_G/耐久/保持数据。

GF 64 kb FeFET 阵列与参数表：±4.5 V、<500 ns、<25 ns 读、1E5 耐久 — 图：GF 64 kb FeFET 阵列与参数表（±4.5 V，<500 ns 写，<25 ns 读，1E5 耐久）。

GF 22 nm FDSOI FeFET：微缩趋势图、MW=1.5 V 回滞与 250°C 保持箱线图 — 图：GF 22 nm FDSOI FeFET（IEDM 2017）——微缩趋势、MW = 1.5 V 回滞与 250°C 保持数据。

图：GF 32 Mb FeFET 测试芯片框图、阵列电流图与 22 nm 参数表。

19. FeFET 耐久退化机制：界面层是罪魁 01:16:19

FeFET 的栅叠层并非纯铁电电容，而是串联结构：金属栅 / 铁电 HfO₂（ε_r ≈ 26）/ 界面层 IL（Si 沟道上不可避免的 SiO₂，ε_r ≈ 3.9） / Si 沟道。

串联电容分压规律（与电阻相反）：电容越小者分得电压越大。IL 介电常数低、电容小，因此外加 4 V 时可能 ~3 V 落在 IL 上、仅 ~1 V 落在铁电层上——能带图上 IL 段斜率明显更陡。

后果：超薄 SiO₂ 上承受大电压 → 大量缺陷/陷阱/氧空位生成 → IL 先于铁电层击穿，把 Si 沟道 FeFET 的耐久限制在 ~1E6（实测 1E5–1E6），且把写电压推高到 >3 V。循环后期，陷阱俘获电子使 V_T 持续上升，器件逐渐进入类 Flash 的电荷俘获行为（低 V_T 态向高 V_T 漂移直至记忆窗口闭合）。缓解方向：采用更高 k 的界面层（如 SiN）。

FeFET 耐久退化：界面层分压能带图与 VT-循环数据（低 VT 态漂移导致窗口闭合） — 图：FeFET 耐久退化——IL 分压能带图 + V_T-循环数据（低 V_T 态漂移闭窗）。

20. 去极化场与 FeFET 保持 01:18:24

铁电层与介电 IL 串联时，铁电切换后界面处存在未补偿电荷（如 IL 中俘获的电子），它们产生去极化场（depolarization field）——方向与极化相反，即使无外场也倾向于把偶极子翻回去，从而损害 FeFET 的保持特性。这使 FeFET（铁电+介电串联结构）在保持上比 FeRAM（单纯 1T1C 电容）更具挑战性（X. Pan & T.P. Ma, APL 2011）。

去极化场示意：补偿电荷、偶极与缓冲层，以及 program/erase VT 随时间外推 10 年图 — 图：去极化场示意（补偿电荷/偶极/缓冲层）与 program/erase V_T 随时间外推 10 年图。

21. Read-after-Write 延迟、变异性与 MLC 01:19:29

Read-after-Write Delay（写后读延迟，Z. Wang, IEDM 2021）：编程后 IL 界面俘获的电子需要时间退俘获（甚至长达 100 µs）；若写后立即读，I_program 可能与 I_erase 区分不开——对写后立即读的工作负载模式构成限制。讲者的原话："Again, IL is a troublemaker."（界面层又是麻烦制造者。）

变异性 01:20:15：偶极子不同时翻转 + grain/相变异（正交/单斜晶粒尺寸分布，等效晶粒直径约 20–40 nm）导致 V_T 分布展宽。微缩到 sub-100 nm 时 V_th 变异显著，是今日 FeFET 的主要挑战——器件面积接近单个晶粒尺寸时尤为严重。

MLC 多值潜力 01:20:31：通过控制部分偶极上/下的比例，可把 V_T 编程到中间态，类似 Flash 多值存储；µm 级大尺寸 FeFET 已演示上千个状态（M. Jerry, IEDM 2017，模拟突触 potentiation/depression 曲线）。

Read-after-Write 延迟机理：IL 电子退俘获与 I_PRG/I_ERS 随延迟时间恢复曲线 — 图：Read-after-Write 延迟机理（IL 电子退俘获）与 I_PRG/I_ERS 随延迟时间的恢复曲线。

FeFET 变异：低/高 VT 分布与晶粒/相变异统计 — 图：FeFET 变异性——低/高 V_T 分布与晶粒/相变异统计。

FeFET MLC：多 VT 态 ID-VG 曲线族与部分极化示意、上千状态演示 — 图：FeFET MLC——多 V_T 态 I_D-V_G 曲线族、部分极化示意与上千状态演示。

22. 从 FEOL 到 BEOL：氧化物沟道 FeFET 与 3D Fe-VNAND 01:20:54

产业趋势：FeFET 正从前道 Si 沟道（GF 路线）转向后道（BEOL）氧化物半导体沟道。核心优势：铁电 HfO₂ 本身就是氧化物，氧化物沟道与它之间不存在 SiO₂ 界面层——一举解决 IL 带来的分压、耐久、去极化、read-after-write 等诸多问题。

Intel（IEDM 2020）：BEOL FeFET 演示，沟道材料未披露（TEM 中为 76 nm 器件，底栅结构）。
TSMC（IEDM 2024）：推测为 IGZO 沟道；表格参数：L = 0.05 µm、W = 0.06 µm，写电压 PRG 2.0~2.4 V / ERS −1.0~−2.4 V，写速度 30 ns，保持 1E5 s @85°C，耐久 1E12。
GaTech（Suman Datta 组，IEDM 2024）：IWO（铟钨氧化物）沟道背栅 FeFET（4.5 nm IWO / 5 nm HZO）：写电压 <1 V、耐久 1E12、写速度 20 ns、写能量 6.7 fJ/bit、保持 >1E4 s、BEOL 兼容——单器件水平优于 TSMC/Intel 同期结果。

3D Fe-VNAND（SK Hynix，VLSI 2023） 01:22:22：把 3D NAND 的电荷俘获层替换为铁电 HfO₂ 堆叠，环栅多晶硅沟道；最大记忆窗口可达 10.54 V（Structure 4），并演示了 QLC 分布。教授点评：栅注入电荷可能帮助扩大 MW，但 3k 循环后电荷损失显著（3k 循环后 MW 降至 5.04 V）。

FEOL 到 BEOL FeFET：Intel IEDM 2020 结构/TEM 与 TSMC IEDM 2024 IGZO 工艺及参数表 — 图：FEOL → BEOL FeFET——Intel IEDM 2020 结构/TEM 与 TSMC IEDM 2024 IGZO 工艺及参数表。

GaTech IEDM 2024 IWO 沟道 FeFET：结构、1E12 耐久、<1 V 写电压、6.7 fJ/bit 参数表 — 图：GaTech IEDM 2024 IWO 沟道 FeFET——结构、1E12 耐久、<1 V 写电压、6.7 fJ/bit 参数表。

SK Hynix 3D Fe-VNAND：TEM、四种结构记忆窗口对比表与 QLC 初始/3k 循环后分布 — 图：SK Hynix 3D Fe-VNAND（VLSI 2023）——TEM、四种结构 MW 对比与 QLC 初始/3k 循环后分布。

23. 本讲总结（Summary 页全文）与课程结束语 01:22:40

教授因超时口头略过 Summary 页，但幻灯片完整呈现了四条总结（原文 + 译文）：

"Doped HfO2 makes ferroelectrics compatible with CMOS fabrication process."——掺杂 HfO₂ 使铁电材料与 CMOS 工艺兼容。
"FeRAM has a destructive read, thus endurance requirement is high."——FeRAM 读取是破坏性的，因此对耐久性要求很高。
"FeFET needs to overcome challenges such as interfacial layer, depolarization, and variations, moving towards BEOL with oxide semiconductor channel seems a viable solution."——FeFET 须克服界面层、去极化、变异等挑战；转向 BEOL 氧化物半导体沟道是可行出路。
"FeFET has the potential to realize MLC/TLC as charge trap transistor, thus could support 3D NAND architecture in the future with lower write voltage."——FeFET 有潜力像电荷俘获晶体管一样实现 MLC/TLC，未来可以更低的写电压支撑 3D NAND 架构。

课程结束语：本讲是 ECE 6465 的最后一讲。教授在结尾感谢同学们坚持听完最后一课——全课程到此结束。

本讲 Summary 总结页：四条结论原文 — 图：本讲 Summary 总结页（全课程最后一页幻灯片）。

本讲要点总结

铁电性 = 可被电场反转的自发极化；撤场后偶极子保持取向、留下永久表面电荷（σ_p = ±P），两个极化方向即数据 0/1——这是铁电非易失存储的物理根基。
LGD 唯象理论用 G = (α/2)P² + (β/4)P⁴ + (ζ/6)P⁶ − EP 描述铁电：T < T_c 时自由能呈双势阱（两个稳定存储态）；逐级求导依次给出 P-E 回线（含 NDC）与 C-V 双峰。
铁电性的实验判据有二：PUND 测得回滞回线（P 减 U 扣除位移电流）+ 小信号 C-V 双峰；三个关键参数为 Ps（饱和极化）、Pr（剩余极化，2Pr 为记忆窗口）、Ec（矫顽场）。
PZT 是经典商用铁电材料，但 Ec 低（30–200 kV/cm）导致膜必须做厚、微缩受限 >70 nm；铁电 HfO₂（正交 O 相）Ec 高达 ~1 MV/cm、可微缩至 <5 nm，且与 CMOS HKMG 工艺天然兼容——这是 HfO₂ 铁电大热的根本原因。
HfO₂ 铁电性由 Qimonda 约 2006 年偶然发现、NamLab 2011 年首次发表；M 相介电、T 相反铁电、O 相铁电，约 3–4 cat% Si 掺杂时 O 相占比与 Pr 达到峰值。
掺杂 HfO₂ 的耐久行为两阶段——wake-up（窗口先增大）与 fatigue（后衰减），机理围绕氧空位的产生、迁移与钉扎；电容级最好成绩 1E11~1E12 次循环，且存在耐久-Pr 折中。三大可靠性退化为 Fatigue、Retention loss 与铁电特有的 Imprint（回线水平平移、相反态裕度受损）。
两种器件：FeRAM 为 1T1C（铁电电容、破坏性读取、读后必须写回，每次读消耗一次耐久——1E12 耐久按 100 ns 连续读仅约 1 天寿命）；FeFET 为 1T（极化调制 V_T），回线方向与 Flash 相反（FeFET 逆时针、Flash 顺时针）。
PZT 基 FeRAM 已商用数十年（TI、Cypress、日系厂商；Felica 卡等低密度场景），写速度/电压/能量/耐久全面优于 NOR Flash，但密度仅 Mb 级、微缩止步 130 nm。
HfO₂ 基 FeRAM 三大新进展：Sony 64 kb HZO（2.5 V/14 ns/1E11）；Intel 3D 1TnC（反铁电 HZO 改善耐久至 ~1E12）；Micron 32 Gb NVDRAM（双层 1T1C、4F²、0.45 Gb/mm²、耐久 >1E15、55°C 外推 10 年保持，但 tRC 185 ns 受限于全 VDD 板线摆幅）。
Si 沟道 FeFET（GF 28/22 nm）的瓶颈是 SiO₂ 界面层：串联电容中 IL 分压最大、先击穿，限制耐久 ~1E5–1E6；IL 还带来去极化场（损害保持）、read-after-write 延迟（电子退俘获需 ~100 µs）；sub-100 nm 下晶粒/相变异导致的 V_T 变异是当前主要挑战。
出路是 BEOL 氧化物半导体沟道 FeFET（Intel/TSMC/GaTech）：氧化物沟道与铁电氧化物之间无 IL，GaTech IWO 器件已实现 <1 V 写电压、1E12 耐久、6.7 fJ/bit；SK Hynix 进一步演示 3D Fe-VNAND（MW 最大 10.54 V、可做 QLC），指向低写压 3D NAND 架构。
工艺温度决定材料选择：Si:HfO₂ 需 ~900°C 退火、配 FEOL（GF FeFET）；HZO 仅需 ~400°C、配 BEOL（Sony/Micron FeRAM 电容）。

术语表

英文术语	中文	释义
Ferroelectric	铁电体	具有可被电场反转的自发极化的材料，撤场后极化保持
Dipole	偶极子	正负电荷的空间分离，偶极矩 p = Qd，方向由负指向正
Polarization, P	极化强度	单位体积偶极矩之和，等于材料表面束缚电荷密度（µC/cm²）
Displacement field, D	电位移场	D = ε₀E + P = εE，包含真空响应与材料极化
Piezoelectric / Pyroelectric	压电体 / 热释电体	分别可由机械应力 / 温度梯度诱导极化的介电子类
LGD theory	朗道-金兹堡-德文希尔唯象理论	用 P 的 2/4/6 次幂展开自由能，描述铁电相变与回线
Curie temperature	居里温度	高于该温度铁电性消失（热扰动使偶极子无序），转为顺电相
Double well	双势阱	铁电体自由能-极化曲线的两个能量极小点，对应两个稳定存储态
P-E loop	P-E 回线	极化-电场回滞曲线，铁电记忆特性的标志
PUND (Positive-Up-Negative-Down)	正-升-负-降测量法	双正双负脉冲序列，相减扣除位移电流、提取真实开关极化
Ps (Saturation Polarization)	饱和极化	全部偶极子同向时的最大极化
Pr (Remnant Polarization)	剩余极化	零电场下保留的极化；2Pr 为记忆窗口
Ec (Coercive Field)	矫顽场	使极化过零（翻转偶极）所需的电场
NDC (Negative Differential Capacitance)	负微分电容	P-E 单值 S 曲线负斜率区对应的等效负电容现象
Paraelectric	顺电相	居里温度以上无自发极化的状态
Anti-ferroelectric, AFE	反铁电	高场可极化但零场 Pr = 0 的行为（HfO₂ 四方相）；Intel 利用其改善耐久
PZT (Lead Zirconate Titanate)	锆钛酸铅 Pb(Zr,Ti)O₃	钙钛矿结构经典铁电材料，商用 FeRAM 基础，微缩受限 >70 nm
Perovskite	钙钛矿晶体结构	ABO₃ 型晶格，中心原子位移产生内建偶极
HZO (HfZrO₂)	铪锆氧	Zr 掺杂 HfO₂，~400°C 退火即可结晶，BEOL 兼容（Micron/Sony 选用）
Orthorhombic phase (O)	正交相	HfO₂ 的铁电相；单斜 M 相为普通介电、四方 T 相为反铁电
XRD (X-ray Diffraction)	X 射线衍射	通过衍射图样反推晶体取向/相比例的表征技术
Domain	铁电畴	一组同步翻转、电学上表现如一个大偶极子的区域（电学概念）
Grain	晶粒	TEM/SEM 可见晶界分隔的结构单元（结构概念），与畴未必一一对应
Nucleation and Growth	形核-长大	铁电切换的实际微观过程：局部先翻转再侧向扩展
Wake-up effect	唤醒效应	循环初期 2Pr 窗口增大的现象，源于氧空位迁移解除偶极钉扎
Fatigue	疲劳	长期循环后 2Pr 永久衰减，源于新生氧空位重新钉扎偶极子
Imprint	印记	回线沿电压轴水平平移、导致相反存储态读写裕度下降的铁电特有退化
Retention	数据保持	不加电时极化随时间的稳定性
Endurance	循环耐久	可承受的极化翻转次数；掺杂 HfO₂ 电容已报道 1E11~1E12
Oxygen vacancy	氧空位	HfO₂ 中的关键缺陷，其产生/迁移/钉扎主导 wake-up、fatigue 与击穿
FeRAM	铁电随机存储器	1T1C 结构、铁电电容存储，破坏性读取需写回，非易失无需刷新
FeFET (Ferroelectric FET)	铁电场效应晶体管	栅介质为铁电层的 MOSFET，极化方向调制 V_T，1 管即 1 单元
1T1C / 1TnC	一管一容 / 一管多容	FeRAM 单元结构；Intel 用 1 管带 4 个堆叠电容
Destructive read	破坏性读取	读出即翻转数据，必须随后写回，使读也消耗耐久
Write-back	写回	破坏性读取后反转板线/位线极性、恢复原数据的操作
WL / BL / PL	字线 / 位线 / 板线	FeRAM 阵列三类控制线；板线驱动铁电电容
HKMG (High-K Metal Gate)	高 k 金属栅	28/32 nm 以下逻辑标配，其中 HfO₂ 为非晶态（区别于铁电的晶态 O 相）
FEOL / BEOL	前道 / 后道工艺	决定铁电退火温度预算：Si:HfO₂ 900°C 配 FEOL，HZO 400°C 配 BEOL
Interfacial layer, IL	界面层	Si 沟道 FeFET 中不可避免的 SiO₂ 薄层（ε_r≈3.9），分压大、易击穿，是耐久/保持/读写延迟的瓶颈
Depolarization field	去极化场	界面未补偿电荷产生的反向内场，无外场时也倾向翻回偶极子，损害保持
Read-after-Write delay	写后读延迟	IL 俘获电子需 ~100 µs 退俘获，写后立即读两态电流难以区分
Memory Window, MW	记忆窗口	FeFET 高低 V_T 之差（GF 22 nm 为 1.5 V）或 2Pr
MLC / TLC	多值存储	以部分极化实现中间 V_T 态；µm 级 FeFET 已演示上千状态
NVDRAM	非易失 DRAM	Micron 对其 32 Gb FeRAM 的命名，接近 DRAM 规格且非易失
IGZO / IWO	铟镓锌氧 / 铟钨氧	BEOL 氧化物半导体沟道材料，与铁电氧化物间无 IL；TSMC/GaTech 采用
Fe-VNAND	铁电垂直 NAND	将 3D NAND 电荷俘获层替换为铁电层的架构（SK Hynix VLSI 2023）
PFM (Piezoresponse Force Microscopy)	压电响应力显微镜	观测铁电畴翻转的扫描探针技术