Lecture 9：RRAM — ECE 6465 课程笔记

1. 引言与本讲大纲 00:00:03

第 6 讲已经对各类新兴非易失存储器做过高层概览，从本讲开始逐一深入，第一个就是阻变存储器 RRAM。Yu 教授自 2007 年（博士阶段）起从事 RRAM 研究，至今约 17 年，亲历了这项技术从论文走向产业的全过程——本讲既有教科书式的器件物理，也有大量第一手的产业故事。

本讲分四部分：（1）RRAM 简介——分类、I-V 特性、材料与关键指标；（2）两组代表性器件数据——台湾工研院 ITRI 与比利时 IMEC；（3）RRAM 操作的物理机理——氧空位细丝模型及其实验/建模验证；（4）阵列级集成与工业宏芯片演示——从早期原型到 TSMC 最新的 12nm 嵌入式 RRAM。

标题页：ECE 6465 Section 9 RRAM, Prof. Shimeng Yu — 图：本讲标题页——ECE 6465 Section 9: RRAM（2024/11/14，共 40 页幻灯片）。

本讲 Outline：简介、代表性器件数据、物理机理、阵列集成与芯片演示 — 图：本讲大纲（四部分）。

2. RRAM 两大类型：OxRAM 与 CBRAM 00:01:17

RRAM 按导电细丝的成分分为两个子类：

氧空位型（OxRAM，Oxygen Vacancy Based RRAM）：在两电极之间的氧化物层内，由氧空位（氧原子离开晶格后留下的空位）连接形成导电细丝（filament）——细丝连通即低阻态（LRS），细丝断裂即高阻态（HRS）。
导电桥型（CBRAM，Conductive Bridge RAM）：金属离子（典型为 Cu 或 Ag，称"活性电极"）扩散进固态电解质中沉积形成金属细丝。固态电解质可以是氧化物，也可以是硫系化合物（chalcogenide）、氮化物、非晶硅、非晶碳甚至聚合物。

两者细丝成分不同（氧空位 vs 金属原子），但操作原理非常相似。这是 RRAM 的基本分类框架，本讲后续所有器件数据都归属其一。

RRAM 分类树状图：OxRAM 氧空位细丝与 CBRAM 金属细丝结构示意 — 图：RRAM 分类——OxRAM（氧空位细丝）与 CBRAM（金属细丝）的结构示意。

CBRAM 的开关过程 00:05:54：以 Ag 活性电极为例——加正压时 Ag 被氧化为 Ag⁺ 离子，被电场驱入固态电解质并在对面电极上沉积还原，细丝自对电极向活性电极方向生长；细丝连通两电极后电流即可流通（LRS）。反转电压极性则离子扩散反向、细丝溶解，回到 HRS。

CBRAM 开关过程五阶段示意与对应 I-V 曲线 — 图：CBRAM 细丝生长/溶解的五阶段过程与 I-V 曲线（Valov et al., Nanotechnology 22, 254003, 2011）。

3. OxRAM 基本 I-V 特性 00:04:00

OxRAM 是双极性（bipolar）开关。幻灯片上的数据来自 Yu 教授当年在 Stanford 洁净室自制的 HfOx 器件：

器件初始处于高阻态，正向扫压到阈值后电流突跳——这就是 SET（突变过程）。必须设置 Set compliance（限制电流）= 100 µA 防止永久击穿，限流可由测试仪或串联晶体管提供；
负向电压执行 RESET（渐变过程，电流逐渐减小），图中 Reset stop voltage = −3.3 V；
状态定义："0" = 高阻态 HRS（off），"1" = 低阻态 LRS（on）；HRS→LRS 为 SET，LRS→HRS 为 RESET。

讲者强调：SET 是突变（abrupt）的，RESET 是渐变（gradual）的——这是 OxRAM I-V 曲线的典型特征，也是后面"部分 RESET 实现多值"的物理基础。

OxRAM MIM 器件结构与典型双极 I-V 曲线（SET compliance 100µA，HRS/LRS 定义） — 图：OxRAM 器件结构（顶电极/金属氧化物/底电极）与典型双极 I-V 曲线。

4. 材料选择、关键指标与 OxRAM/CBRAM 取舍 00:07:20

材料选择：早年文献（Yu 教授参与撰写的综述：H.-S. P. Wong, H. Lee, S. Yu, et al., "Metal Oxide RRAM," Proc. IEEE, vol. 100, no. 6, pp. 1951–1970, 2012）中已有上千种二元氧化物表现出双稳态阻变行为。元素周期表上黄色标注的是可阻变二元氧化物的对应元素，蓝色为常用电极金属；圈出的 Hf、Ta、Zr、Al 是后来工业开发的主流——根本原因是与 CMOS 工艺兼容（如 HfO2 已用于高 k 金属栅工艺）。

OxRAM 材料选择元素周期表，Hf/Ta/Zr/Al 圈红 — 图：OxRAM 材料选择元素周期表——Hf/Ta/Zr/Al 因 CMOS 兼容成为工业主流。

关键属性与最新水平 00:08:36（幻灯片逐条数值）：读/写速度 < 10 ns；编程电压 1–3 V；编程电流 1–100 µA；循环耐久 1E6 ~ 1E12 次；保持特性 > 10 年 @ 85 °C（外推）；可微缩性 < 10 nm（指存储元件本身的电极尺寸）；材料体系 CMOS 兼容（Al、Hf、Zr、Ta…）；低温（< 300 °C）工业标准工艺——溅射或原子层沉积（ALD，约 200 °C），满足后道（BEOL）热预算。

重要提醒：这些数值是"代表性范围"，并非同一器件能同时取得全部最优值——指标之间存在折中（例如耐久好则保持可能差），具体取决于材料体系。

RRAM Key Attributes and State-of-the-Art：速度/电压/电流/耐久/保持/微缩性列表 — 图：RRAM 关键属性与最新水平汇总页。

课堂问答：OxRAM 与 CBRAM 怎么选？ 00:10:23

维度	OxRAM（氧空位型）	CBRAM（导电桥型）
可靠性（耐久、保持）	略优	稍差
一致性 / 波动性	略优	稍差
开关比（on/off ratio）	约 10~100（晶圆厂产品更低）	可达上千甚至上万
工业界选择	绝大多数代工厂商用产品采用	少数尝试（如 Sony/Micron）后放弃

5. ITRI HfO2 1T1R：产业路线的开山之作（IEDM 2008） 00:11:49

台湾工业技术研究院（ITRI）在 IEDM 2008 发表了最早的 HfO2 1T1R 原型，是整条产业路线的源头——Yu 教授指出，TSMC 今天的 RRAM 技术正源自 ITRI（ITRI 初代研发者后来加入了 TSMC）。补充历史：公认最早的二元氧化物 RRAM 论文是 Samsung IEDM 2004（NiO 体系，问题很多）；ITRI 率先改用 HfO2 并取得成功。

器件叠层：AlCu / TiN（顶电极）/ Ti（关键的 capping 界面层） / HfO2（开关层，约 5–6 nm 厚）/ TiN（底电极）。TiN 导电性好（电阻率略高的类金属），广泛用作电极。
Ti 覆盖层是关键创新：Ti 极易从 HfO2 中夺氧（自身被部分氧化、可能形成界面 TiOx），从而在 HfO2 中制造氧空位、降低开关电压。
器件直径仅约 30 nm，集成在 180 nm CMOS 上——面积瓶颈是存取晶体管而非存储元件本身。

这篇论文确立了 "HfOx + 吸氧金属覆盖层" 这一日后工业界的标准配方——理解了它就理解了今天 TSMC/Intel 嵌入式 RRAM 的器件原型。

ITRI 1T1R 结构示意与 TEM 截面：TiN/Ti/HfOx/TiN，器件约 30nm — 图：ITRI 1T1R 器件结构与 TEM 截面（TiN/Ti/HfO2/TiN，~30 nm，IEDM 2008）。

6. ITRI：I-V、耐久、速度与保持 00:15:24

I-V 与耐久：双极开关，开关电压约 1 V（Ti 助氧空位生成使电压降低）；以 SET +1.5 V / RESET −1.4 V 的脉冲循环，开关比 >100 维持超过 1E6 次循环，耐久表现良好。

ITRI 器件 I-V 特性与循环耐久：SET 1.5V/RESET −1.4V，开关比大于100，1E6 次循环 — 图：ITRI 器件 I-V 特性与 1E6 次循环耐久数据。

开关速度：用 3.35 GHz 脉冲发生器 + 传输线 + 示波器搭建快脉冲测试装置（需仔细抑制寄生效应），SET/RESET 均可低于 1 ns，最快演示了 300 ps 开关（需要足够高的电压）。一般规律：电压越高、开关越快。

保持：在 150 °C 烘烤、监测高/低阻值若干天后外推 10 年。

讲者提醒：这种单一温度烘烤外推并不是规范做法——正确方法（如 NAND Flash 一讲所述）是假设热过程主导、做变温的温度加速实验并提取活化能（见第 12 节）。

快脉冲测试装置、300ps 开关结果与 150°C 保持外推 — 图：<1 ns 开关速度测试装置与 300 ps 开关结果；右侧为 150 °C 保持外推。

7. ITRI 多值单元（MLC）操作 00:19:34

由于开关比大，研究级器件可以实现多值存储。两种途径：

部分 RESET：扫描时停在不同的 reset 终止电压（V_stop = −0.8 / −1.1 / −1.4 V），得到多个高阻等级——利用了 RESET 渐变的特性；
部分 SET：用不同的 compliance 电流限流（实测 A = 23 µA、B = 134 µA、C = 403 µA），得到不同的低阻等级。

在 1T1R 结构中，由存取晶体管的栅压（字线电压）控制最大通流，即 compliance 电流——改变字线电压即可写出不同阻值。各阻值等级在 85 °C 下监测并外推 10 年保持。

MLC 操作三图：部分 Reset 多个高阻级、部分 Set 不同限流、多级 85°C 保持 — 图：ITRI MLC 操作——部分 RESET、部分 SET（23/134/403 µA 限流）与多级保持外推。

8. IMEC 10nm HfOx 1T1R（IEDM 2011） 00:21:15

比利时 IMEC 演示了当时最小的 RRAM 单元：10 nm × 10 nm（存取晶体管仍较大，65 nm FEOL）。结构与 ITRI 类似：TiN 顶/底电极 + HfO2 开关层，唯一区别是覆盖层由 Ti 换成了 Hf 金属（Hf 3–10 nm PVD；HfO2 2–10 nm ALD）。Hf 同样从 HfO2 中吸氧使其缺氧（写作 HfOx，x<2），帮助形成细丝。X/Y 两个方向的 TEM 截面确认了 ~10 nm 的单元尺寸。

IMEC 10nm HfOx 1T1R：工艺流程、SEM 与两个方向的 TEM 截面 — 图：IMEC 10 nm × 10 nm HfOx 1T1R——工艺流程与两方向 TEM 截面（IEDM 2011）。

9. Forming（成形）电压及其工程问题 00:23:01

Forming = 第一次循环的 SET，需要明显更高的电压来首次形成细丝（类似"burn-in"老化激活）。氧化物越厚、器件越小（按面积缩放），forming 电压越高，可达 4–5 V。

工程上这是个负担：外围电路必须专门为只用一次的 forming 设计 >3 V 的高压通路，浪费外围资源。今天 TSMC 的 RRAM 产品仍需要 forming（具体电压保密）。

IMEC 数据显示：forming 电压随单元面积减小而增大（10nm 与 5nm HfOx 两组、非晶/多晶对比）；而增厚 Hf 覆盖层可降低 forming 电压——覆盖层越厚吸氧越多，越容易形成细丝。大量工程努力都投在降低乃至消除 forming 上。

Forming 电压对单元面积与 Hf 覆盖层厚度的依赖（IMEC 数据） — 图：Forming 电压随单元面积减小而升高、随 Hf 覆盖层增厚而降低（IMEC）。

10. 尺寸无关性证据与电压-脉宽折中 00:26:06

Forming 之后的常规 SET/RESET 电压很小（IMEC 数据 <1 V），且从 1 µm × 1 µm 到 10 nm × 10 nm 几乎不随器件面积变化；LRS 导通电流同样与面积无关——因为导通取决于局部细丝的直径，大器件的绝大部分面积仍然是绝缘的。

幻灯片原句："No significant area dependence → filamentary mechanism"（无明显面积依赖 → 细丝型机理）。这是细丝机理最重要的电学证据之一。

Set/Reset 电压与 Ion/Ioff 随单元尺寸变化的统计箱线图：基本无面积依赖 — 图：SET/RESET 电压与 I_on/I_off 随单元尺寸的统计——无面积依赖，支持细丝机理。

电压-脉宽折中 00:27:35：开关速度与电压存在折中——脉宽越短（如降到 10 ns），所需的 SET/RESET 电压越高（RESET 尤其明显），并与单元尺寸有关。一般规律：要切换得更快，必须加更大的电压。

Set/Reset 电压随脉冲宽度变化（10nm 与 1µm 单元） — 图：SET/RESET 电压 vs 脉冲宽度的折中关系（IMEC，10 nm 与 1 µm 单元）。

11. 平衡 SET/RESET 提升耐久至 1E10 00:28:21

IMEC 的耐久研究（Y. Y. Chen et al., IEEE T-ED 59(12), 3243–3249, 2012）展示了编程条件对寿命的决定性影响：

弱 SET + 强 RESET（如 WL = 0.9 V, SL = 1.8 V）：循环过程中阻值整体上漂，最终"卡死"在高阻态（stuck at HRS），约 1E6 次失效；
逐步增大 SET 字线电压（提高 compliance 电流）：阻值趋向下漂，SET 过强则卡死在低阻态（stuck at LRS）；
平衡的 SET/RESET 条件：持续循环至 1E10 次仍维持约 15× 的开关窗口。

结论：编程条件的精心设计可以把耐久提升 4 个数量级——失效模式（卡死在 HRS 还是 LRS）直接反映了 SET/RESET 强度的失衡方向。

四种编程条件下的耐久曲线与平衡条件下 1E10 次循环结果 — 图：四种编程条件下的耐久行为——平衡 SET/RESET 实现 1E10 次循环、15× 窗口。

12. 温度加速保持测试与活化能 00:30:41

这是非易失存储器保持特性评估的标准方法论（Y. Y. Chen et al., IEDM 2013）：

在某一温度（如 200 °C）烘烤并监测电阻随烘烤时间的变化：高温下氧空位热激活迁移、细丝逐渐溶解，LRS 电阻随时间上升；
定义失效判据：ΔR_LRS 增大 10 倍 → 记录该温度下的失效时间（time-to-failure）；
变温重复（如 150 / 200 / 250 °C）得到多个失效时间，对 1/k_BT 作 Arrhenius 图（注意单位换算：摄氏 → 开尔文，再以电子伏特表达），直线斜率给出活化能 E_a。HfOx 体系典型 E_a = 1.2~1.5 eV（图中 LRS_100µA：E_a = 1.25 eV；LRS_10µA：E_a = 1.51 eV）；
外推 10 年寿命（记住：10 年 ≈ 3×10⁸ 秒）：弱细丝（10 µA 限流）10 年对应约 92 °C；强细丝（100 µA，更粗更稳定）对应约 105 °C。

讲者强调：这套温度加速 + Arrhenius 外推的方法论是期末考试重点。另注意图中数据是 60 个单元统计的中位值而非尾部 bit——实际产品要按最差情况（tail bits）考虑。

温度加速保持测试：失效判据定义、1/kT Arrhenius 外推、活化能 1.2~1.5eV — 图：温度加速保持测试——失效判据、Arrhenius 外推与活化能提取（E_a = 1.2~1.5 eV）。

13. 物理机理：氧空位细丝模型 00:35:58

这一部分是 Yu 教授博士论文的核心贡献，该模型后来被业界（包括 TSMC）广泛采用。微观图像如下：

Forming：新鲜器件虽有本征氧空位但仍绝缘。施加较高正压把氧原子从晶格中"打出"——氧原子带走电子成为带负电的 O²⁻ 离子（类似电子-空穴对的"离子-空位对"产生），向正偏的顶电极漂移；留下的氧空位连成导电细丝（进入 LRS）。
氧库（oxygen reservoir）：O²⁻ 到达顶电极后把电子交还外电路，以氧原子形式储存在界面层。Ti/Hf 等金属覆盖层被部分氧化，正好充当氧库——这是覆盖层除"制造氧空位"之外的第二个作用。
RESET：负压把氧离子驱回，与氧空位复合。通常只回填细丝的一小段，形成"隧穿间隙"；电子必须隧穿该间隙，而隧穿电流随间隙距离指数衰减——这就是 HRS 电流远小于 LRS 的原因（LRS 是完整导电通路）。
SET（后续循环）：正压重新在间隙处建起细丝。

本征随机性：每次细丝重建的形状都略有差异——原子运动是不可控的随机过程。这是 RRAM 开关电压与电阻值波动（variability）的根本来源，无法彻底消除，只能通过材料与编程策略压缩。

（注：约 36:50–40:00 讲授的机理示意幻灯片为动画逐步展示，未被关键帧捕获，以上内容按讲解整理。）

14. 实验验证：C-AFM 与 EELS 00:40:10

验证一：C-AFM 俯视观察细丝（U. Celano et al., APL 102, 121602, 2013，IMEC）。方法：对器件执行 forming/set/reset 后，用特殊工艺（金刚石针尖）剥离顶电极、暴露 HfOx 表面，再用导电原子力显微镜（C-AFM，纳米级分辨率）扫描表面电流——必须去除电极，否则等势的电极会让表面处处导电。结果：FRESH 样品全面无电流；SET 后表面中部出现局域高电流斑点，细丝直径约 30~50 nm；RESET 后斑点几乎消失。这是从俯视方向对局域导电细丝存在与开关的直接证实。

C-AFM 实验：FRESH/SET/RESET 三种状态的表面电流映射，细丝直径 30~50nm — 图：C-AFM 直接观察细丝——FRESH/SET/RESET 三态电流映射（细丝直径 30~50 nm）。

验证二：EELS 截面元素映射 00:43:47（S. Privitera et al., Microelectronic Engineering 109, 75–78, 2013）。方法：切开器件做 TEM 截面，用电子能量损失谱（EELS）从侧视方向映射氧浓度。结果：TiN/Hf/HfOx/TiN 叠层中，HfO2 层内出现局域缺氧区（= 氧空位细丝，直径约 10–20 nm，幻灯片标注 ~15 nm）；而其正上方的 Hf 覆盖层同一位置 Hf 信号减弱（被部分氧化）——证明氧确实从 HfO2 迁移到了覆盖层，与氧迁移/氧库图像完全一致。

EELS 截面元素映射：HfO2 层局域缺氧细丝（约15nm）与正上方 Hf 覆盖层氧化 — 图：EELS 元素映射（侧视）——HfO2 缺氧细丝（~15 nm）+ Hf 覆盖层同位置氧化，氧空位细丝的直接证据。

15. 导电机制与动力学蒙特卡洛建模 00:44:03

电子导电机制：陷阱辅助隧穿（S. Yu et al., APL 99, 063507, 2011）。细丝形成后，每个氧空位相当于电子的陷阱位（trap site）。电极间穿越氧化物的电子输运机制有多种（能带图列举）：热发射、Fowler–Nordheim 隧穿（课堂提问回顾了 Flash 中的 F-N 隧穿）等等。在 RRAM 中 F-N 隧穿不是主导——由于氧空位众多、像"垫脚石"一样帮助电子逐跳跨越氧化物，主导机制是陷阱辅助隧穿（trap-assisted tunneling, TAT）。

动力学蒙特卡洛建模 00:47:52（A. Padovani et al., IEEE T-ED 62(6), 1998–2006, 2015；Yu 教授博士期间也做过类似的原子级建模）：模拟中红点 = 氧空位、蓝点 = 氧离子（成对产生）。在本征空位之外，加压产生新的空位-离子对；电流引起焦耳热使局部温度升高，电场 + 温度共同驱动氧离子向界面层（覆盖层 TiOy）迁移。SET 结束时界面处氧浓度升高（PHASE A/B/C 浓度分布演化），与"氧库"图像一致；模型可完整复现 Forming→RESET→SET 的 I-V 特性及对应的内部细丝/氧分布构型。

Forming 过程动力学蒙特卡洛建模：空位/离子三维分布、局部温度场、纵向氧浓度分布 — 图：Forming 过程的动力学蒙特卡洛建模——空位/离子分布、局部温度场与界面氧浓度演化。

Forming→RESET→SET 演化：模拟 I-V 曲线与三个状态的原子构型 — 图：模拟复现 Forming→RESET→SET 的 I-V 与三态原子构型。

到 Yu 教授 2012–2013 年博士毕业时，RRAM 物理机理已基本澄清；工业界材料选择收敛到 HfOx、TaOx 或其混合物。此后研发重心转入阵列级集成与芯片演示阶段。

16. ITRI 4Mb 原型芯片与 2bit/cell（ISSCC 2011） 00:51:20

首个 RRAM 原型芯片（H. Y. Lee et al., IEDM 2010；S.-S. Sheu et al., ISSCC 2011）：4 Mb 1T1R 阵列，0.18 µm CMOS（当时已是较老节点），单元 9.5F²；器件 30 nm、速度 ~10 ns、RESET 电流 ~100 µA、耐久 1E10、保持 28 h @150 °C。

1 bit/cell：读写约 8 ns（含字线译码器与外围延迟）——因 HRS/LRS 间隙大，无需验证；
2 bit/cell（四电平）：必须采用"编程-验证"（program-and-verify）——无验证时四个电阻分布相互重叠，经若干次验证脉冲后才拉开间隙，但延迟显著增大，读写约 160 ns。多值电平由不同字线电压（即不同 compliance 电流）实现。

与 NAND Flash 完全一样：任何非易失存储器做多值都必须靠验证收紧阵列内分布（器件间波动所致），这一代价无法回避。

ITRI 4Mb 1T1R 芯片：参数表、芯片照片、验证前后的电阻分布 — 图：ITRI 4Mb 1T1R 原型芯片——参数汇总、芯片照片与验证前后电阻分布对比。

17. Panasonic 交叉点芯片与首个商用产品 00:54:35

Panasonic（Z. Wei et al., IEDM 2011；A. Kawahara et al., ISSCC 2012）走的是钽氧化物路线：Ir/Ta2O5/TaOx/TaN 双层叠层。其 8 Mb 交叉点阵列名义上是 1D1R，实际上 TaN/SiNx/TaN "二极管"是双向选择器（1S1R），非线性比约 115~150，用于切断阵列中的潜行电流（sneak path）——呼应上一讲：没有存取管或选择器就无法做阵列。0.18 µm 工艺；写吞吐约 443 MB/s（每 17.2 ns 周期 64 bit 并行写）；256 kb 阵列在 85 °C 下保持 >10 年且涵盖尾部 bit。

Panasonic Ir/Ta2O5/TaOx/TaN 芯片照片、选择器 I-V（On/Off约150）、85°C 10年保持外推 — 图：Panasonic 8Mb 1S1R 交叉点芯片——选择器 I-V（on/off ≈ 150）与 85 °C 下 10 年保持外推。

全球首个 RRAM 商用产品 00:56:49：2013 年 Panasonic 推出搭载 ReRAM 的 8 位 MCU（64KB ReRAM，1T1R 结构），曾在 Mouser/DigiKey 等在线零售商有售。

首个商用 RRAM 产品：Panasonic ReRAM MCU 新闻与在线购买页面 — 图：2013 年 Panasonic ReRAM MCU——全球首个 RRAM 商用产品。

18. 大容量独立存储路线：SanDisk/Toshiba 与 Sony/Micron 00:57:32

SanDisk/Toshiba（T.-Y. Liu et al., ISSCC 2013）：32 Gb 芯片、24 nm 节点、1D1R 两层交叉点阵列；单元 24nm×24nm、die 130.7 mm²、NAND 兼容接口、页 2KB、读延迟 40 µs、写延迟 230 µs（上一讲已介绍，此处略讲）。

Sony/Micron（R. Fackenthal et al., ISSCC 2014）：Cu-Te 基 CBRAM、16 Gb、27 nm 节点；1T1R 但采用类 DRAM 的 6F² 埋字线 MOS 选择管（cell 4374 nm²）、die 168 mm²；读带宽 1000 MB/s（延迟 2 µs）、写 200 MB/s（延迟 10 µs）。注意：Gb 级容量下速度降到了微秒级，远慢于 Mb 级演示的纳秒级。

这些大容量独立存储项目随后全部被放弃——Toshiba/SanDisk、Sony/Micron 都没有继续。

SanDisk/Toshiba 32Gb 24nm 1D1R 两层交叉点：结构、芯片照片、参数表 — 图：SanDisk/Toshiba 32Gb 24nm 两层交叉点 RRAM（ISSCC 2013）。

Sony/Micron Cu-Te CBRAM 16Gb 27nm 参数表与芯片照片 — 图：Sony/Micron 16Gb Cu-Te CBRAM（27 nm，6F² 埋字线选择管，ISSCC 2014）。

19. 产业沉浮与炒作曲线 00:59:31

约 2014–2017 年，RRAM 研发跌入低谷，轨迹符合典型的技术炒作曲线（hype curve）：起点约 2004（Samsung NiO）/ 2008（ITRI HfO2），期望峰值约 2012，低谷约 2016，2020 年前后回升（教授在白板上画出了这条曲线）。

商业教训：Micron/Sony/SanDisk 等的失败源于初始目标错误——做 32 Gb 级独立（standalone）大容量存储，与成本极低的 NAND Flash 正面竞争毫无胜算。RRAM 真正的商业价值不在独立存储，而在嵌入式（embedded，与逻辑/处理器同芯片，区别于片外 DRAM/NAND）。

低谷期谁在接棒？大学研究者（包括 Yu 教授本人）持续投入；TSMC 在内部低调研发（约 2017–2018 年才公开），其技术初版源自 ITRI（ITRI 初代论文的前几位作者均加入了 TSMC），坚持 HfOx 路线并使之与平台工艺兼容。

教授在 Sony/Micron 幻灯片上讲解商业路线问题并画 hype 曲线 — 图：此时段教授借 Sony/Micron 幻灯片讲解独立存储路线的商业失败并画出 hype 曲线。

20. TSMC 40nm 嵌入式 RRAM（ISSCC 2018） 01:01:23

TSMC 首次公开发表（C.C. Chou et al., "An N40 256K×44 Embedded RRAM Macro with SL-Precharge SA and Low-Voltage Current Limiter…", ISSCC 2018, paper 30.1）：

256K×44 宏、40 nm 节点、cell 53F²、die 3600×3600 µm、Common SL 架构、存取时间 T_acc 9 ns、1K 次循环后读窗口 12 µA；
误码统计（1K 循环硅数据）：−40 °C 时 BER 0 PPM；25 °C 时 0.008 PPM；125 °C 时 0.041 PPM；
与早期 ITRI 论文相比开关比反而变小（仅几倍，不再是 100）——代工厂的优化目标不同：不为论文好看把单项指标做到极致，而是保证良率与整个阵列可用；
单元面积偏大（~53F²，约为同节点 SRAM 密度的 3 倍）的原因：编程电流大 → 晶体管需要 W/L > 1（非最小尺寸）。

Yu 课题组自 2018–2019 年起与 TSMC 合作获得该工艺，已流片三代 RRAM 存内计算芯片——教授以"用户"身份担保该存储技术可靠可用。

TSMC 40nm 嵌入式 RRAM：参数表、芯片照片、三个温度下的循环误码数据 — 图：TSMC 40nm 嵌入式 RRAM 宏——参数、芯片照片与三温度 BER 数据（ISSCC 2018）。

21. Intel 22nm FinFET RRAM（ISSCC 2019） 01:04:38

Intel 的发表（P. Jain et al., ISSCC 2019, paper 13.2；O. Golonzka, IEDM Short Course 2020）：

工艺：22FFL 低功耗 FinFET；位元 1T-1ReRAM；子阵列密度 10.1 Mb/mm²；写时间 <10 µs；读 <7 ns @0.8 V（−40~125 °C）；读能耗 <1 pJ/bit；实测 BER <1e-5；0.3 Mb 子阵列；
版图：RRAM 单元 288 nm × 225 nm，4 个 fin 驱动一个 RRAM；RRAM 元件位于 M4 与 M5 之间（金属层间的小柱），晶体管在最底层，上方是全局金属/电源——1T1R 中 R 很小、T 及互连占面积大头；
22nm 逻辑金属叠层（M1-6 90nm pitch 共 6 层、M7 1080nm、M8 4µm）的截面照片展示了 RRAM 的嵌入位置；
后续：Intel 在该发表之后没有继续 RRAM。

Intel 22nm RRAM：die 照片、0.3Mb 子阵列版图、参数表与 TEM — 图：Intel 22nm FinFET RRAM——die 照片、子阵列版图与参数表（ISSCC 2019）。

Intel 22nm RRAM 单元版图：288×225nm，fin/poly/via、sourceline M1、bitline M4 — 图：Intel RRAM 单元版图（288×225 nm，4 fin 驱动 1 个 RRAM）。

RRAM 288×225nm 单元的 TEM 阵列截面照片 — 图：RRAM 单元阵列 TEM 截面——RRAM 嵌于 M4/M5 金属层之间。

22. 三家原型对比与 eFlash 替代背景 01:09:02

幻灯片第 37 页对比了三个代表性嵌入式 RRAM 原型：

项目	TSMC 22nm（VLSI 2020）	TSMC 40nm（ISSCC 2018）	Intel 22nm（ISSCC 2019）
目标应用	eFLASH	eFLASH	eFLASH
位元结构	1T-1R	1T-1R	1T-1R
位元面积	53F²	53F²	0.0484 µm² / 100F²
R_ON/R_OFF	N/A	Est. R_ON ~4K	3~7K / 30K
开关比	~4	5~6	4~10
写电压	1.62~3.63 V	1.4~2.4 V	N/A
写脉宽	N/A	<1 µs	<10 µs
读脉宽/速度	10 ns / 0.7 V	9 ns / 0.26 V	5 ns / 0.7 V
写耐久	>10⁴	>10³	N/A

代工厂数据归纳：导通电阻几 kΩ；开关比仅几倍到 10（不是研究论文里的 100/1000）；电压低于 3 V（forming 最高约 3 V，常规操作更低）；写脉冲几十 ns 到微秒级；耐久 1E3~1E5（与 NAND 类似，不算高）——对 eFlash 替代应用已经足够。

背景：嵌入式 Flash（与逻辑同片的浮栅管）最先进只能做到 28 nm，28 nm 以下业界认为不可行（掩膜成本增加 + 物理限制）。因此工业界用 RRAM 和 MRAM 把嵌入式非易失存储扩展到 28 nm 以下（22/16/14/12 乃至 7 nm 路线图），主要面向 MCU。

Recent RRAM Chip Prototypes 对比表：TSMC 22nm/40nm 与 Intel 22nm — 图：近期 RRAM 芯片原型对比表（TSMC 22/40 nm、Intel 22 nm）。

23. 最新进展：TSMC 12nm FinFET 32Mb RRAM（ISSCC 2024） 01:11:31

教授原以为 RRAM 微缩会停在 22 nm，但 2024 年 TSMC 出乎意料地展示了 12 nm FinFET 集成（Y.-C. Huang et al., ISSCC 2024）：

32 Mb RRAM 宏（256K×144）、cell 0.0249 µm²、VDD 0.63~0.77 V、VDIO 1.62~1.98 V、die 5000×5000 µm、2-bit ECC、0.6 V 下流水线读 200 MHz（3.2 GB/s 读吞吐）、RAC 后读窗口 32.6%、1 万次写耐久、105 °C 下 10 年保持；
结构：RRAM 元件位于 M4 与 M5 之间（与 Intel 相同）；SL: M2、WL: M3、BL: M6；CDF 分布显示 2-bit ECC 下经 10K SET+RESET 循环 + 200 °C 10 小时烘烤（等效 105 °C 10 年保持）后，读窗口仍为最小高阻的 32.6%；
定位：仍是 Mb 级嵌入式非易失存储；12 nm 版本尚属早期发表、未必已商用——TSMC 当前商用提供 40/28/22 nm。

持续的挑战：拉开两态间隙、尤其是尾部 bit（PPM 级、百万分之一的离群单元，超出 3σ~6σ 分布）。工业界靠 ECC 兜底，但根本上仍需改善器件分布。

TSMC 12nm FinFET 32Mb RRAM：参数表、die 照片、宏架构 — 图：TSMC 12nm FinFET 32Mb RRAM 宏——参数表、die 照片与架构（ISSCC 2024）。

12nm RRAM 单元细节：1T1R 电路、TEM（RRAM 位于 M4/M5 间）、Set/Reset/Read 偏置、CDF 读窗口 32.6% — 图：12nm RRAM 单元细节——1T1R 电路、TEM、偏置方案与 CDF 读窗口（32.6%）。

24. 本讲总结：RRAM 的机会与挑战 01:13:37

总结页（幻灯片 40）要点：

务实的应用定位是嵌入式非易失存储器（1T1R 阵列）：TSMC 已在 40/28/22 nm 量产，正在爬坡 12 nm；
仍需改善器件均一性、降低波动性；
需把 RESET 电流进一步降到 10 µA 以下；
需进一步提升可靠性（如 >1E12 次循环）和尾部 bit 的数据保持；
产业动态：Infineon 将在下一代车规 MCU 中采用 TSMC 28nm RRAM 技术。

讲者点评：商业现实是嵌入式（主要面向车规电子/MCU），而非替代 NAND。RESET 电流过高是当前最突出的挑战——RRAM 单元本身可以做得很小（IMEC 已证明 10nm×10nm 可行），但晶体管必须提供大电流而被迫做大；只有把电流降到 10 µA 以下才能用最小 W/L 晶体管，否则需要多 fin、单元面积大。若耐久能从目前工业产品的 1E3~1E5 提升至 1E12 则更理想。

Summary: RRAM Opportunities and Challenges 总结页 — 图：本讲总结页——RRAM 的机会与挑战。

本讲要点总结

RRAM 分两个子类：OxRAM（氧空位细丝，工业主流）与 CBRAM（Cu/Ag 金属细丝，开关比大但可靠性与一致性稍差）；两者细丝成分不同、操作原理相似。
OxRAM 是双极开关：SET 突变（需 compliance 限流防击穿）、RESET 渐变；"0" = HRS、"1" = LRS。材料收敛到 CMOS 兼容的 HfOx/TaOx，<300 °C 的 BEOL 工艺即可集成。
ITRI（IEDM 2008）确立了"HfO2 + 吸氧 Ti 覆盖层"标准配方——覆盖层既制造氧空位降低开关电压，又充当氧库；TSMC 今天的 RRAM 即源自该技术。
RRAM 速度可极快（演示 300 ps 开关）、可极小（IMEC 10nm×10nm）；SET/RESET 电压与导通电流不随面积变化——"无面积依赖 → 细丝机理"的关键电学证据。
Forming（首次高压成形）是工程负担：面积越小电压越高（4–5 V），外围需专设高压通路；增厚覆盖层可降低 forming 电压。
耐久强烈依赖编程条件：失衡的 SET/RESET 会卡死在 LRS 或 HRS（~1E6 次失效），平衡条件可达 1E10 次循环并保持 15× 窗口。
保持评估的标准方法论（考试重点）：变温烘烤 → 失效时间 → Arrhenius 图提取活化能（HfOx 约 1.2~1.5 eV）→ 外推 10 年（3×10⁸ s）；强细丝（大限流）保持更好。
物理机理为氧空位细丝模型：forming/SET 产生氧离子-空位对、离子迁入界面氧库；RESET 部分回填形成隧穿间隙。C-AFM（俯视，细丝 30~50 nm）与 EELS（截面，~15 nm 缺氧区 + 覆盖层氧化）提供直接证据；导电由陷阱辅助隧穿主导；动力学蒙特卡洛可复现全过程。
细丝每次重建形状随机——这是 RRAM 波动性的根本来源，无法彻底消除；多值存储因此必须依赖编程-验证（ITRI 4Mb：1bit 8 ns vs 2bit 160 ns）。
产业教训：32 Gb 级独立存储路线（SanDisk/Toshiba、Sony/Micron）因对 NAND 无成本优势全部失败，RRAM 经历 2016 年前后的炒作曲线低谷；真正的商业定位是嵌入式 NVM。
嵌入式时代：eFlash 止步 28 nm，TSMC 40nm（ISSCC 2018）、Intel 22nm（ISSCC 2019）、TSMC 12nm 32Mb（ISSCC 2024）相继落地；代工厂产品开关比仅 4~10、耐久 1E3~1E5，靠 ECC 兜底，面向 MCU/车规（Infineon 采用 TSMC 28nm RRAM）。
未来挑战：RESET 电流降到 10 µA 以下（否则晶体管尺寸主导单元面积）、改善均一性与尾部 bit 可靠性、把耐久推向 1E12。

术语表

术语	中文	释义
RRAM (Resistive RAM)	阻变随机存取存储器	利用绝缘氧化物中导电细丝的形成/断裂在高低电阻态间切换的非易失存储器。
OxRAM (Oxide RRAM)	氧空位型阻变存储器	细丝由氧化物中的氧空位构成的 RRAM 子类，工业主流。
CBRAM (Conductive Bridge RAM)	导电桥存储器	细丝由活性电极（Cu/Ag）金属离子在固态电解质中沉积构成的 RRAM 子类，开关比大但可靠性稍差。
Oxygen vacancy	氧空位	氧原子离开晶格后留下的缺陷位，可导电并充当电子陷阱，是 OxRAM 细丝的组成单元。
Filament	导电细丝	连接两电极的局域导电通道（直径约 10~50 nm），其通断决定 LRS/HRS。
HRS / LRS	高阻态 / 低阻态	分别对应数据"0"（off）与"1"（on）。
SET / RESET	置位 / 复位	HRS→LRS（突变）与 LRS→HRS（渐变）的写操作。
Forming	成形（首次激活）	第一次循环所需的更高电压操作，用于首次形成细丝（burn-in），是工程负担。
Compliance current	限制（钳位）电流	SET 过程中限定的最大电流，防止永久击穿；1T1R 中由晶体管栅压设定，也用于多值编程。
Capping layer / Oxygen reservoir	覆盖层 / 氧库	紧邻开关氧化物的吸氧金属层（Ti、Hf 等），既制造氧空位又在界面储存氧离子。
1T1R / 1S1R / 1D1R	一晶体管/选择器/二极管 + 一电阻	RRAM 阵列单元结构；晶体管或选择器用于切断潜行电流。
Sneak path	潜行（漏电）通路	交叉点阵列中经未选单元的寄生电流路径，需选择器抑制。
Bipolar switching	双极开关	SET 与 RESET 需要相反电压极性的开关方式。
On/off ratio	开关比	HRS 与 LRS 电阻之比；研究器件可达 100~10⁴，代工厂产品仅约 4~10。
Endurance	循环耐久	可承受的写循环次数；RRAM 演示最高 1E10~1E12，工业产品 1E3~1E5。
Retention	数据保持	高温下细丝因空位热迁移而溶解决定的寿命；用温度加速 + Arrhenius 外推评估（10 年 ≈ 3×10⁸ s）。
Activation energy (E_a)	活化能	Arrhenius 图（time-to-failure vs 1/kT）的斜率，HfOx 体系约 1.2~1.5 eV。
C-AFM	导电原子力显微镜	剥离电极后扫描表面电流以直接成像细丝的技术。
EELS	电子能量损失谱	TEM 中映射元素（氧）浓度的技术，给出细丝的截面直接证据。
Trap-assisted tunneling (TAT)	陷阱辅助隧穿	电子借助氧空位陷阱逐跳穿越氧化物的主导导电机制。
Kinetic Monte Carlo	动力学蒙特卡洛	模拟单个空位/离子产生与迁移、复现 forming/set/reset 的原子级建模方法。
Program-and-verify	编程-验证	多值存储中反复"写-读-补写"以收紧电阻分布的必备操作，代价是延迟增大。
MLC (Multi-Level Cell)	多值单元	每单元存多于 1 bit；RRAM 通过不同 reset 终止电压或不同限流实现多电平。
eFlash (embedded Flash)	嵌入式闪存	与逻辑同片集成的浮栅闪存，止步于 28 nm；RRAM/MRAM 是 28 nm 以下的替代方案。
Embedded NVM	嵌入式非易失存储器	与处理器同芯片的 NVM（区别于片外独立存储），是 RRAM 唯一成功的商业定位（MCU/车规）。
Tail bits	尾部位元	阵列中超出 3σ~6σ 分布的 PPM 级离群单元，决定良率与可靠性，需 ECC 与器件改进共同应对。
ECC (Error Correction Code)	纠错码	芯片级纠正少量误码的手段（如 TSMC 12nm 宏采用 2-bit ECC）。
BER (Bit Error Rate)	误码率	如 TSMC 40nm 宏在 25 °C 下为 0.008 PPM。
Hype curve	（技术）炒作曲线	技术期望随时间先升后落再回升的规律；RRAM 峰值约 2012、低谷约 2016、约 2020 回升。
BEOL (Back End of Line)	后道工艺	金属互连工艺段；RRAM 嵌于 M4/M5 金属层之间，需 <300 °C 热预算。